cpu/src/r_w_ram_b.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
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  10 --  it under the terms of the GNU General Public License as published by
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  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21
  22 library ieee;
  23
  24 use IEEE.std_logic_1164.all;
  25 use IEEE.numeric_std.all;
  26
  27 use work.mem_pkg.all;
  28
  29 architecture behaviour of r_w_ram is
  30
  31         subtype RAM_ENTRY_TYPE is std_logic_vector(DATA_WIDTH -1 downto 0);
  32         type RAM_TYPE is array (0 to (2**ADDR_WIDTH)-1) of RAM_ENTRY_TYPE;
  33
  34         signal ram : RAM_TYPE := (others => x"00000000");
  35
  36 begin
  37         process(clk)
  38         begin
  39                 if rising_edge(clk) then
  40                  data_out <= ram(to_integer(UNSIGNED(rd_addr)));
  41
  42
  43
  44                         if wr_en = '1' then
  45                                 ram(to_integer(UNSIGNED(wr_addr))) <= data_in;
  46                         end if;
  47                 end if;
  48         end process;
  49
  50 end architecture behaviour;