cpu/src/r2_w_ram.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
   9 --  This program is free software: you can redistribute it and/or modify
  10 --  it under the terms of the GNU General Public License as published by
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  12 --  (at your option) any later version.
  13 --
  14 --  This program is distributed in the hope that it will be useful,
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21
  22 library IEEE;
  23 use IEEE.std_logic_1164.all;
  24 use IEEE.numeric_std.all;
  25
  26 use work.mem_pkg.all;
  27
  28 entity r2_w_ram is
  29         generic (
  30                                 ADDR_WIDTH : integer range 1 to integer'high;
  31                                 DATA_WIDTH : integer range 1 to integer'high
  32                         );
  33         port(
  34                 --System inputs
  35                         clk : in std_logic;
  36                 --Input
  37                         wr_addr, rd_addr1, rd_addr2 : in std_logic_vector(ADDR_WIDTH-1 downto 0);
  38
  39                         wr_en : in std_logic;
  40                         data_in : in std_logic_vector(DATA_WIDTH-1 downto 0);
  41
  42                 --Output
  43                         data_out1, data_out2: out std_logic_vector(DATA_WIDTH-1 downto 0)
  44                 );
  45
  46 end entity r2_w_ram;