cpu/src/fetch_stage.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
   9 --  This program is free software: you can redistribute it and/or modify
  10 --  it under the terms of the GNU General Public License as published by
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  12 --  (at your option) any later version.
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  14 --  This program is distributed in the hope that it will be useful,
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
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  22 library IEEE;
  23 use IEEE.std_logic_1164.all;
  24 use IEEE.numeric_std.all;
  25
  26 use work.common_pkg.all;
  27 use work.core_pkg.all;
  28
  29 entity fetch_stage is
  30
  31         generic (
  32                         -- active reset value
  33                         RESET_VALUE : std_logic;
  34                         -- active logic value
  35                         LOGIC_ACT : std_logic
  36
  37                         );
  38         port(
  39                 --System inputs
  40                         clk : in std_logic;
  41                         reset : in std_logic;
  42                         s_reset : in std_logic;
  43
  44                 --Data inputs
  45                         jump_result : in instruction_addr_t;
  46                         prediction_result : in instruction_addr_t;
  47                         branch_prediction_bit : in std_logic;
  48                         alu_jump_bit : in std_logic;
  49                         int_req : in interrupt_t;
  50                 -- instruction memory program port :D
  51                         new_im_data_in : in std_logic;
  52                         im_addr : in gp_register_t;
  53                         im_data : in gp_register_t;
  54
  55                 --Data outputs
  56                         instruction : out instruction_word_t;
  57                         prog_cnt : out instruction_addr_t;
  58                 -- debug
  59                         led2 : out std_logic
  60                 );
  61
  62 end fetch_stage;