cpu/src/extension_uart.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
   9 --  This program is free software: you can redistribute it and/or modify
  10 --  it under the terms of the GNU General Public License as published by
  11 --  the Free Software Foundation, either version 3 of the License, or
  12 --  (at your option) any later version.
  13 --
  14 --  This program is distributed in the hope that it will be useful,
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21
  22 library IEEE;
  23 use IEEE.std_logic_1164.all;
  24 use IEEE.numeric_std.all;
  25
  26 use work.common_pkg.all;
  27 use work.extension_pkg.all;
  28 use work.extension_uart_pkg.all;
  29
  30
  31 entity extension_uart is
  32
  33         generic (
  34                         -- active reset value
  35                         RESET_VALUE : std_logic;
  36                         CLK_PER_BAUD : integer
  37                         );
  38         port(
  39                 --System inputs
  40                         clk :   in std_logic;
  41                         reset : in std_logic;
  42                 -- general extension interface
  43                         ext_reg  : in extmod_rec;
  44                         data_out : out gp_register_t;
  45
  46                         uart_int : out std_logic;
  47                 -- Input
  48                         bus_rx : in std_logic;
  49                 -- Ouput
  50                         bus_tx : out std_logic
  51                 );
  52
  53 end extension_uart;