cpu/src/decode_stage.vhd

   1 --   `Deep Thought', a softcore CPU implemented on a FPGA
   2 --
   3 --  Copyright (C) 2010 Markus Hofstaetter <markus.manrow@gmx.at>
   4 --  Copyright (C) 2010 Martin Perner <e0725782@student.tuwien.ac.at>
   5 --  Copyright (C) 2010 Stefan Rebernig <stefan.rebernig@gmail.com>
   6 --  Copyright (C) 2010 Manfred Schwarz <e0725898@student.tuwien.ac.at>
   7 --  Copyright (C) 2010 Bernhard Urban <lewurm@gmail.com>
   8 --
   9 --  This program is free software: you can redistribute it and/or modify
  10 --  it under the terms of the GNU General Public License as published by
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  12 --  (at your option) any later version.
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  14 --  This program is distributed in the hope that it will be useful,
  15 --  but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 --  GNU General Public License for more details.
  18 --
  19 --  You should have received a copy of the GNU General Public License
  20 --  along with this program.  If not, see <http://www.gnu.org/licenses/>.
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  22 library IEEE;
  23 use IEEE.std_logic_1164.all;
  24 use IEEE.numeric_std.all;
  25
  26 use work.core_pkg.all;
  27 use work.common_pkg.all;
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  30 entity decode_stage is
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  32         generic (
  33                         -- active reset value
  34                         RESET_VALUE : std_logic;
  35                         -- active logic value
  36                         LOGIC_ACT : std_logic
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  38                         );
  39         port(
  40                 --System inputs
  41                         clk : in std_logic;
  42                         reset : in std_logic;
  43
  44                 --Data inputs
  45                         instruction : in instruction_word_t;
  46                         prog_cnt : in instruction_addr_t;
  47                         reg_w_addr : in std_logic_vector(REG_ADDR_WIDTH-1 downto 0);
  48                         reg_wr_data : in gp_register_t;
  49                         reg_we : in std_logic;
  50                         nop : in std_logic;
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  52                 --Data outputs
  53 --                      reg1_rd_data : out gp_register_t;
  54 --                      reg2_rd_data : out gp_register_t;
  55                         branch_prediction_res : out instruction_addr_t;
  56                         branch_prediction_bit : out std_logic;
  57
  58                         to_next_stage : out dec_op
  59
  60                 );
  61
  62 end decode_stage;
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