cpu/src/alu_b.vhd

   1 library IEEE;
   2 use IEEE.std_logic_1164.all;
   3 use IEEE.numeric_std.all;
   4
   5 use work.alu_pkg.all;
   6
   7
   8 architecture behaviour of alu is
   9         component exec_op is
  10         port(
  11                 --System inputs
  12
  13                 clk : in std_logic;
  14                 reset : in std_logic;
  15                 --operation inputs
  16                 left_operand : in gp_register_t;
  17                 right_operand : in gp_register_t;
  18                 op_detail  : in op_opt_t;
  19                 alu_state  : in alu_result_rec;
  20                 alu_result : out alu_result_rec
  21         );
  22         end component exec_op;
  23
  24         signal add_result, and_result, or_result, xor_result, shift_result : alu_result_rec;
  25         signal left_o, right_o : gp_register_t;
  26
  27 begin
  28
  29         add_inst : entity work.exec_op(add_op)
  30         port map(clk,reset,left_o, right_o, op_detail, alu_state, add_result);
  31
  32         and_inst : entity work.exec_op(and_op)
  33         port map(clk,reset,left_o, right_o, op_detail, alu_state, and_result);
  34
  35         or_inst : entity work.exec_op(or_op)
  36         port map(clk,reset,left_o, right_o, op_detail, alu_state, or_result);
  37
  38         xor_inst : entity work.exec_op(xor_op)
  39         port map(clk,reset,left_o, right_o, op_detail, alu_state, xor_result);
  40
  41         shift_inst : entity work.exec_op(shift_op)
  42         port map(clk,reset,left_o, right_o, op_detail, alu_state, shift_result);
  43
  44 calc: process(left_operand, right_operand,displacement, cond, op_group, op_detail ,alu_state,and_result,add_result,or_result,xor_result,shift_result, prog_cnt,brpr, pval, pval_nxt)
  45         variable result_v : alu_result_rec;
  46         variable res_prod : std_logic;
  47         variable cond_met : std_logic;
  48         variable mem_en : std_logic;
  49    variable mem_op, hword_op, byte_op : std_logic;
  50         variable alu_jump : std_logic;
  51         variable nop     : std_logic;
  52
  53         variable pinc_v, pwr_en_v : std_logic;
  54
  55         variable prog_cnt_nxt : std_logic_vector(prog_cnt'range);
  56 begin
  57         result_v := alu_state;
  58
  59         res_prod := '1';
  60         mem_en := '0';
  61     mem_op := '0';
  62          hword_op := '0';
  63          byte_op := '0';
  64         alu_jump := '0';
  65
  66         left_o <= left_operand;
  67         right_o <= right_operand;
  68
  69         addr <= add_result.result;
  70         data <= right_operand;
  71
  72         pinc_v := '0';
  73         pwr_en_v := '0';
  74
  75         paddr <= (others =>'0');
  76
  77         result_v.result := add_result.result;
  78         prog_cnt_nxt := std_logic_vector(unsigned(prog_cnt)+1);
  79         case cond is
  80         when COND_NZERO =>
  81                 cond_met := not(alu_state.status.zero);
  82         when COND_ZERO =>
  83                 cond_met := alu_state.status.zero;
  84         when COND_NOFLO =>
  85                 cond_met := not(alu_state.status.oflo);
  86         when COND_OFLO =>
  87                 cond_met := alu_state.status.oflo;
  88         when COND_NCARRY =>
  89                 cond_met := not(alu_state.status.carry);
  90         when COND_CARRY =>
  91                 cond_met := alu_state.status.carry;
  92         when COND_NSIGN =>
  93                 cond_met := not(alu_state.status.sign);
  94         when COND_SIGN =>
  95                 cond_met := alu_state.status.sign;
  96         when COND_ABOVE =>
  97                 cond_met := not(alu_state.status.carry) and not(alu_state.status.zero);
  98         when COND_BEQ =>
  99                 cond_met := alu_state.status.carry or alu_state.status.zero;
 100         when COND_GEQ =>
 101                 cond_met := not(alu_state.status.sign xor alu_state.status.oflo);
 102         when COND_LT =>
 103                 cond_met := alu_state.status.sign xor alu_state.status.oflo;
 104         when COND_GT =>
 105                 cond_met := not(alu_state.status.zero) and not(alu_state.status.sign xor alu_state.status.oflo);
 106         when COND_LEQ =>
 107                 cond_met := alu_state.status.zero or (alu_state.status.sign xor alu_state.status.oflo);
 108         when COND_ALWAYS =>
 109                 cond_met := '1';
 110         when COND_NEVER =>
 111                 cond_met := '0';
 112         when others => null;
 113         end case;
 114
 115         nop := (alu_state.alu_jump xnor alu_state.brpr);
 116         cond_met := cond_met and nop;
 117
 118         case op_group is
 119         when ADDSUB_OP =>
 120                 result_v := add_result;
 121         when AND_OP =>
 122                 result_v := and_result;
 123         when OR_OP =>
 124                 result_v := or_result;
 125         when XOR_OP =>
 126                 result_v := xor_result;
 127         when SHIFT_OP =>
 128                 result_v := shift_result;
 129    when LDST_OP =>
 130                 res_prod := '0';
 131                 mem_op := '1';
 132                 --right_o <= displacement;
 133                 addr <= std_logic_vector(unsigned(left_operand)+unsigned(displacement));
 134                 if op_detail(IMM_OPT) = '1' then
 135
 136                                                                 result_v.result := right_operand;
 137
 138                                                                 if (op_detail(LDI_REPLACE_OPT) = '0') then
 139                                                                         result_v.result := left_operand;
 140                                                                         if (op_detail(LOW_HIGH_OPT) = '1') then
 141                                                                                 result_v.result(31 downto 16) := right_operand(31 downto 16);
 142                                                                         else
 143                                                                                 result_v.result(15 downto 0) := right_operand(15 downto 0);
 144                                                                         end if;
 145                                                                 end if;
 146
 147                         res_prod := '1';
 148                         mem_op := '0';
 149                                                                 addr(DATA_ADDR_WIDTH + 2) <= '0';
 150                 end if;
 151                 if op_detail(ST_OPT) = '1' then
 152                         mem_en := '1';
 153                 end if;
 154
 155                                          hword_op := op_detail(HWORD_OPT);
 156                                          byte_op := op_detail(BYTE_OPT);
 157
 158         when JMP_OP =>
 159                 if op_detail(JMP_REG_OPT) = '0' then
 160                         left_o <= prog_cnt;
 161                 end if;
 162                 alu_jump := '1';
 163         when JMP_ST_OP =>
 164                 left_o <= prog_cnt;
 165                 mem_en := '1';
 166                 alu_jump := '1';
 167                 mem_op := '1';
 168                 pinc_v := '1';
 169                 pwr_en_v := '1';
 170                 paddr <= (others =>'0');
 171
 172                 addr <= pval;
 173                 data <= prog_cnt_nxt;
 174                 if op_detail(RET_OPT) = '1' then
 175                         addr <= pval_nxt;
 176                         mem_en := '0';
 177                         pinc_v := '0';
 178                         res_prod := '0';
 179                 end if;
 180         when STACK_OP =>
 181                 mem_op := '1';
 182                 pwr_en_v := '1';
 183                 if op_detail(PUSH_OPT) = '1' then
 184                         mem_en := '1';
 185                         pinc_v := '1';
 186                         res_prod := '0';
 187                         addr <= pval_nxt;
 188                         data <= left_operand;
 189                 else
 190                         addr <= std_logic_vector(unsigned(pval_nxt)-4);
 191                 end if;
 192
 193         end case;
 194
 195
 196         result_v.status.zero := '0';
 197         if result_v.result = REG_ZERO then
 198                 result_v.status.zero := '1';
 199         end if;
 200
 201         result_v.status.sign := result_v.result(gp_register_t'high);
 202
 203         if (op_detail(NO_PSW_OPT) = '1') or (cond_met = '0') then
 204                 result_v.status := alu_state.status;
 205         end if;
 206
 207         result_v.reg_op := not(op_detail(NO_DST_OPT)) and res_prod and cond_met;
 208         result_v.mem_en := mem_en and cond_met;
 209     result_v.mem_op := mem_op and cond_met;
 210         result_v.alu_jump := alu_jump and cond_met;
 211         result_v.brpr := brpr and nop;
 212
 213         result_v.hw_op := hword_op and cond_met;
 214         result_v.byte_op := byte_op and cond_met;
 215
 216         pwr_en_v := pwr_en_v and cond_met;
 217
 218         if (result_v.alu_jump = '0') and (brpr = '1') then
 219                 result_v.result := (others => '0');
 220                 result_v.result(prog_cnt'range) := prog_cnt_nxt;
 221                 --result_v.reg_op := '1';
 222         end if;
 223
 224         -- if result_v.mem_op = '0' then --- do this if selecting enable for extension modules is too slow.
 225                 -- addr <= (others => '0');
 226         -- end if;
 227         alu_result <= result_v;
 228         pinc <= pinc_v;
 229         pwr_en <= pwr_en_v;
 230
 231 end process calc;
 232
 233 end architecture behaviour;
 234