cpu/src/alu_b.vhd

   1 library IEEE;\r
   2 use IEEE.std_logic_1164.all;\r
   3 use IEEE.numeric_std.all;\r
   4 \r
   5 use work.alu_pkg.all;\r
   6 \r
   7 \r
   8 architecture behaviour of alu is\r
   9         component exec_op is\r
  10         port(\r
  11                 --System inputs\r
  12                 \r
  13                 clk : in std_logic;\r
  14                 reset : in std_logic;\r
  15                 --operation inputs\r
  16                 left_operand : in gp_register_t;\r
  17                 right_operand : in gp_register_t;\r
  18                 op_detail  : in op_opt_t;\r
  19                 alu_state  : in alu_result_rec;\r
  20                 alu_result : out alu_result_rec\r
  21         );                      \r
  22         end component exec_op;\r
  23         \r
  24         signal add_result, and_result, or_result, xor_result, shift_result : alu_result_rec;
  25         signal left, right : gp_register_t;\r
  26         \r
  27 begin\r
  28 \r
  29         add_inst : entity work.exec_op(add_op)\r
  30         port map(clk,reset,left, right, op_detail, alu_state, add_result);\r
  31         \r
  32         and_inst : entity work.exec_op(and_op)\r
  33         port map(clk,reset,left, right, op_detail, alu_state, and_result);\r
  34 \r
  35         or_inst : entity work.exec_op(or_op)\r
  36         port map(clk,reset,left, right, op_detail, alu_state, or_result);\r
  37 \r
  38         xor_inst : entity work.exec_op(xor_op)\r
  39         port map(clk,reset,left, right, op_detail, alu_state, xor_result);\r
  40         \r
  41         shift_inst : entity work.exec_op(shift_op)\r
  42         port map(clk,reset,left, right, op_detail, alu_state, shift_result);\r
  43 \r
  44 calc: process(left_operand, right_operand,displacement, cond, op_group, op_detail ,alu_state,and_result,add_result,or_result,xor_result,shift_result)\r
  45         variable result_v : alu_result_rec;\r
  46         variable res_prod : std_logic;\r
  47         variable cond_met : std_logic;\r
  48         variable mem_en : std_logic;
  49         variable mem_op : std_logic;\r
  50 begin\r
  51         result_v := alu_state;\r
  52         \r
  53         result_v.result := add_result.result;\r
  54         res_prod := '1';\r
  55         mem_en := '0';
  56         mem_op := '0';\r
  57         addr <= add_result.result;
  58         left <= left_operand;
  59         right <= right_operand;\r
  60         \r
  61         case cond is\r
  62         when COND_NZERO =>\r
  63                 cond_met := not(alu_state.status.zero);\r
  64         when COND_ZERO =>\r
  65                 cond_met := alu_state.status.zero;\r
  66         when COND_NOFLO =>\r
  67                 cond_met := not(alu_state.status.oflo);\r
  68         when COND_OFLO =>\r
  69                 cond_met := alu_state.status.oflo;\r
  70         when COND_NCARRY =>\r
  71                 cond_met := not(alu_state.status.carry);\r
  72         when COND_CARRY =>\r
  73                 cond_met := alu_state.status.carry;\r
  74         when COND_NSIGN =>\r
  75                 cond_met := not(alu_state.status.sign);\r
  76         when COND_SIGN =>\r
  77                 cond_met := alu_state.status.sign;\r
  78         when COND_ABOVE =>\r
  79                 cond_met := not(alu_state.status.carry) and not(alu_state.status.zero);\r
  80         when COND_BEQ =>\r
  81                 cond_met := alu_state.status.carry or alu_state.status.zero;\r
  82         when COND_GEQ =>\r
  83                 cond_met := not(alu_state.status.sign xor alu_state.status.oflo);\r
  84         when COND_LT =>\r
  85                 cond_met := alu_state.status.sign xor alu_state.status.oflo;\r
  86         when COND_GT =>\r
  87                 cond_met := not(alu_state.status.zero) and not(alu_state.status.sign xor alu_state.status.oflo);\r
  88         when COND_LEQ =>\r
  89                 cond_met := alu_state.status.zero or (alu_state.status.sign xor alu_state.status.oflo);\r
  90         when COND_ALWAYS =>\r
  91                 cond_met := '1';\r
  92         when COND_NEVER =>\r
  93                 cond_met := '0';\r
  94         when others => null;\r
  95         end case;\r
  96         \r
  97         case op_group is\r
  98         when ADDSUB_OP =>\r
  99                 result_v := add_result;\r
 100         when AND_OP =>\r
 101                 result_v := and_result;\r
 102         when OR_OP =>\r
 103                 result_v := or_result;\r
 104         when XOR_OP =>\r
 105                 result_v := xor_result;\r
 106         when SHIFT_OP =>\r
 107                 result_v := shift_result;
 108         when LDST_OP =>
 109                 res_prod := '0';
 110                 mem_op := '1';
 111                 if op_detail(IMM_OPT) = '1' then
 112                         result_v.result := right_operand;
 113                         res_prod := '1';
 114                         mem_op := '0';
 115                 end if;
 116                 if op_detail(ST_OPT) = '1' then
 117                         right <= displacement;
 118                         mem_en := '1';
 119                 end if;\r
 120         end case;\r
 121         \r
 122 \r
 123         result_v.status.zero := '0';\r
 124         if result_v.result = REG_ZERO then\r
 125                 result_v.status.zero := '1';\r
 126         end if;\r
 127         \r
 128         result_v.status.sign := result_v.result(gp_register_t'high);\r
 129 \r
 130         if (op_detail(NO_PSW_OPT) = '1') or (cond_met = '0') then\r
 131                 result_v.status := alu_state.status;\r
 132         end if;\r
 133         \r
 134         result_v.reg_op := not(op_detail(NO_DST_OPT)) and res_prod and cond_met;\r
 135         result_v.mem_en := mem_en and cond_met;
 136         result_v.mem_op := mem_op and cond_met;\r
 137 \r
 138         alu_result <= result_v;\r
 139         \r
 140 end process calc; \r
 141 \r
 142 end architecture behaviour;\r
 143 \r