cpu/src/alu_b.vhd

   1 library IEEE;\r
   2 use IEEE.std_logic_1164.all;\r
   3 use IEEE.numeric_std.all;\r
   4 \r
   5 use work.alu_pkg.all;\r
   6 \r
   7 \r
   8 architecture behaviour of alu is\r
   9         component exec_op is\r
  10         port(\r
  11                 --System inputs\r
  12                 \r
  13                 clk : in std_logic;\r
  14                 reset : in std_logic;\r
  15                 --operation inputs\r
  16                 left_operand : in gp_register_t;\r
  17                 right_operand : in gp_register_t;\r
  18                 op_detail  : in op_opt_t;\r
  19                 alu_state  : in alu_result_rec;\r
  20                 alu_result : out alu_result_rec\r
  21         );                      \r
  22         end component exec_op;\r
  23         \r
  24         signal add_result, and_result, or_result, xor_result, shift_result : alu_result_rec;
  25         signal left, right : gp_register_t;\r
  26         \r
  27 begin\r
  28 \r
  29         add_inst : entity work.exec_op(add_op)\r
  30         port map(clk,reset,left, right, op_detail, alu_state, add_result);\r
  31         \r
  32         and_inst : entity work.exec_op(and_op)\r
  33         port map(clk,reset,left, right, op_detail, alu_state, and_result);\r
  34 \r
  35         or_inst : entity work.exec_op(or_op)\r
  36         port map(clk,reset,left, right, op_detail, alu_state, or_result);\r
  37 \r
  38         xor_inst : entity work.exec_op(xor_op)\r
  39         port map(clk,reset,left, right, op_detail, alu_state, xor_result);\r
  40         \r
  41         shift_inst : entity work.exec_op(shift_op)\r
  42         port map(clk,reset,left, right, op_detail, alu_state, shift_result);\r
  43 \r
  44 calc: process(left_operand, right_operand,displacement, cond, op_group, op_detail ,alu_state,and_result,add_result,or_result,xor_result,shift_result)\r
  45         variable result_v : alu_result_rec;\r
  46         variable res_prod : std_logic;\r
  47         variable cond_met : std_logic;\r
  48         variable mem_en : std_logic;
  49         variable mem_op : std_logic;\r
  50 begin\r
  51         result_v := alu_state;\r
  52         \r
  53         result_v.result := add_result.result;\r
  54         res_prod := '1';\r
  55         mem_en := '0';
  56         mem_op := '0';\r
  57         addr <= add_result.result;
  58         left <= left_operand;
  59         right <= right_operand;
  60
  61         addr <= add_result.result;
  62         data <= right_operand;\r
  63         \r
  64         case cond is\r
  65         when COND_NZERO =>\r
  66                 cond_met := not(alu_state.status.zero);\r
  67         when COND_ZERO =>\r
  68                 cond_met := alu_state.status.zero;\r
  69         when COND_NOFLO =>\r
  70                 cond_met := not(alu_state.status.oflo);\r
  71         when COND_OFLO =>\r
  72                 cond_met := alu_state.status.oflo;\r
  73         when COND_NCARRY =>\r
  74                 cond_met := not(alu_state.status.carry);\r
  75         when COND_CARRY =>\r
  76                 cond_met := alu_state.status.carry;\r
  77         when COND_NSIGN =>\r
  78                 cond_met := not(alu_state.status.sign);\r
  79         when COND_SIGN =>\r
  80                 cond_met := alu_state.status.sign;\r
  81         when COND_ABOVE =>\r
  82                 cond_met := not(alu_state.status.carry) and not(alu_state.status.zero);\r
  83         when COND_BEQ =>\r
  84                 cond_met := alu_state.status.carry or alu_state.status.zero;\r
  85         when COND_GEQ =>\r
  86                 cond_met := not(alu_state.status.sign xor alu_state.status.oflo);\r
  87         when COND_LT =>\r
  88                 cond_met := alu_state.status.sign xor alu_state.status.oflo;\r
  89         when COND_GT =>\r
  90                 cond_met := not(alu_state.status.zero) and not(alu_state.status.sign xor alu_state.status.oflo);\r
  91         when COND_LEQ =>\r
  92                 cond_met := alu_state.status.zero or (alu_state.status.sign xor alu_state.status.oflo);\r
  93         when COND_ALWAYS =>\r
  94                 cond_met := '1';\r
  95         when COND_NEVER =>\r
  96                 cond_met := '0';\r
  97         when others => null;\r
  98         end case;\r
  99         \r
 100         case op_group is\r
 101         when ADDSUB_OP =>\r
 102                 result_v := add_result;\r
 103         when AND_OP =>\r
 104                 result_v := and_result;\r
 105         when OR_OP =>\r
 106                 result_v := or_result;\r
 107         when XOR_OP =>\r
 108                 result_v := xor_result;\r
 109         when SHIFT_OP =>\r
 110                 result_v := shift_result;
 111         when LDST_OP =>
 112                 res_prod := '0';
 113                 mem_op := '1';
 114                 if op_detail(IMM_OPT) = '1' then
 115                         result_v.result := right_operand;
 116                         res_prod := '1';
 117                         mem_op := '0';
 118                 end if;
 119                 if op_detail(ST_OPT) = '1' then
 120                         right <= displacement;
 121                         mem_en := '1';
 122                 end if;\r
 123         end case;\r
 124         \r
 125 \r
 126         result_v.status.zero := '0';\r
 127         if result_v.result = REG_ZERO then\r
 128                 result_v.status.zero := '1';\r
 129         end if;\r
 130         \r
 131         result_v.status.sign := result_v.result(gp_register_t'high);\r
 132 \r
 133         if (op_detail(NO_PSW_OPT) = '1') or (cond_met = '0') then\r
 134                 result_v.status := alu_state.status;\r
 135         end if;\r
 136         \r
 137         result_v.reg_op := not(op_detail(NO_DST_OPT)) and res_prod and cond_met;\r
 138         result_v.mem_en := mem_en and cond_met;
 139         result_v.mem_op := mem_op and cond_met;
 140         \r
 141         alu_result <= result_v;\r
 142         \r
 143 end process calc; \r
 144 \r
 145 end architecture behaviour;\r
 146 \r