cpu/src/alu_b.vhd

   1 library IEEE;\r
   2 use IEEE.std_logic_1164.all;\r
   3 use IEEE.numeric_std.all;\r
   4 \r
   5 use work.alu_pkg.all;\r
   6 \r
   7 \r
   8 architecture behaviour of alu is\r
   9         component exec_op is\r
  10         port(\r
  11                 --System inputs\r
  12                 \r
  13                 clk : in std_logic;\r
  14                 reset : in std_logic;\r
  15                 --operation inputs\r
  16                 left_operand : in gp_register_t;\r
  17                 right_operand : in gp_register_t;\r
  18                 op_detail  : in op_opt_t;\r
  19                 alu_state  : in alu_result_rec;\r
  20                 alu_result : out alu_result_rec\r
  21         );                      \r
  22         end component exec_op;\r
  23         \r
  24         signal add_result, and_result, or_result, xor_result, shift_result : alu_result_rec;\r
  25         \r
  26 begin\r
  27 \r
  28         add_inst : entity work.exec_op(add_op)\r
  29         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, add_result);\r
  30         \r
  31         and_inst : entity work.exec_op(and_op)\r
  32         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, and_result);\r
  33 \r
  34         or_inst : entity work.exec_op(or_op)\r
  35         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, or_result);\r
  36 \r
  37         xor_inst : entity work.exec_op(xor_op)\r
  38         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, xor_result);\r
  39         \r
  40         shift_inst : entity work.exec_op(shift_op)\r
  41         port map(clk,reset,left_operand, right_operand, op_detail, alu_state, shift_result);\r
  42 \r
  43 calc: process(left_operand, right_operand, cond, op_group, op_detail ,alu_state,and_result,add_result,or_result,xor_result,shift_result)\r
  44         variable result_v : alu_result_rec;\r
  45         variable res_prod : std_logic;\r
  46         variable cond_met : std_logic;\r
  47         variable mem_en : std_logic;\r
  48 begin\r
  49         result_v := alu_state;\r
  50         \r
  51         result_v.result := add_result.result;\r
  52         res_prod := '1';\r
  53         mem_en := '0';\r
  54         addr <= add_result.result;\r
  55         \r
  56         case cond is\r
  57         when COND_NZERO =>\r
  58                 cond_met := not(alu_state.status.zero);\r
  59         when COND_ZERO =>\r
  60                 cond_met := alu_state.status.zero;\r
  61         when COND_NOFLO =>\r
  62                 cond_met := not(alu_state.status.oflo);\r
  63         when COND_OFLO =>\r
  64                 cond_met := alu_state.status.oflo;\r
  65         when COND_NCARRY =>\r
  66                 cond_met := not(alu_state.status.carry);\r
  67         when COND_CARRY =>\r
  68                 cond_met := alu_state.status.carry;\r
  69         when COND_NSIGN =>\r
  70                 cond_met := not(alu_state.status.sign);\r
  71         when COND_SIGN =>\r
  72                 cond_met := alu_state.status.sign;\r
  73         when COND_ABOVE =>\r
  74                 cond_met := not(alu_state.status.carry) and not(alu_state.status.zero);\r
  75         when COND_BEQ =>\r
  76                 cond_met := alu_state.status.carry or alu_state.status.zero;\r
  77         when COND_GEQ =>\r
  78                 cond_met := not(alu_state.status.sign xor alu_state.status.oflo);\r
  79         when COND_LT =>\r
  80                 cond_met := alu_state.status.sign xor alu_state.status.oflo;\r
  81         when COND_GT =>\r
  82                 cond_met := not(alu_state.status.zero) and not(alu_state.status.sign xor alu_state.status.oflo);\r
  83         when COND_LEQ =>\r
  84                 cond_met := alu_state.status.zero or (alu_state.status.sign xor alu_state.status.oflo);\r
  85         when COND_ALWAYS =>\r
  86                 cond_met := '1';\r
  87         when COND_NEVER =>\r
  88                 cond_met := '0';\r
  89         when others => null;\r
  90         end case;\r
  91         \r
  92         case op_group is\r
  93         when ADDSUB_OP =>\r
  94                 result_v := add_result;\r
  95         when AND_OP =>\r
  96                 result_v := and_result;\r
  97         when OR_OP =>\r
  98                 result_v := or_result;\r
  99         when XOR_OP =>\r
 100                 result_v := xor_result;\r
 101         when SHIFT_OP =>\r
 102                 result_v := shift_result;
 103         when LDST_OP =>
 104                 if op_detail(IMM_OPT) = '1' then
 105                         result_v := right_operand;
 106                 end if;\r
 107         end case;\r
 108         \r
 109 \r
 110         result_v.status.zero := '0';\r
 111         if result_v.result = REG_ZERO then\r
 112                 result_v.status.zero := '1';\r
 113         end if;\r
 114         \r
 115         result_v.status.sign := result_v.result(gp_register_t'high);\r
 116 \r
 117         if (op_detail(NO_PSW_OPT) = '1') or (cond_met = '0') then\r
 118                 result_v.status := alu_state.status;\r
 119         end if;\r
 120         \r
 121         result_v.reg_op := not(op_detail(NO_DST_OPT)) and res_prod and cond_met;\r
 122         result_v.mem_en := mem_en and cond_met;\r
 123 \r
 124         \r
 125         data <= add_result.result;\r
 126         alu_result <= result_v;\r
 127         \r
 128 end process calc; \r
 129 \r
 130 end architecture behaviour;\r
 131 \r