uart: still wtf, aber hey, es ist wenigstens reproduzierbar :D (des zeug aus dem
[calu.git] / 3_test / uartint.s
1 .text
2 start:
3         br+ main ;br+ 
4         br+ main
5         ret
6 main:
7         ldi r0, 0x2000 ; status...
8         ldi r1, 0x200b ;ldi r1, 8203
9         ldi r2, 0x200c ;ldi r2, 8204
10         ; ldi r4, 0x2024 ;ldi r4, 8228
11         ; ldi r5, 3 ; enable interrupts
12         ; stw r5, 0(r4)
13         ldw r5, 0(r0)
14         andx r5, 0x2
15         brzs+ main ; no new data?
16         ldw r7, 0(r2) ; load data
17 uartnrdy:
18         ldw r5, 0(r0)
19         andx r5, 0x1
20         brnz+ uartnrdy ; transmitter not ready yet?
21         stw r7, 0(r1) ; send zeh shit!
22         br main ; back to usual stuff