src/mm/boehm-gc/libatomic_ops/src/atomic_ops/sysdeps/gcc/arm.h

   1 /*
   2  * Copyright (c) 1991-1994 by Xerox Corporation.  All rights reserved.
   3  * Copyright (c) 1996-1999 by Silicon Graphics.  All rights reserved.
   4  * Copyright (c) 1999-2003 by Hewlett-Packard Company. All rights reserved.
   5  *
   6  *
   7  * THIS MATERIAL IS PROVIDED AS IS, WITH ABSOLUTELY NO WARRANTY EXPRESSED
   8  * OR IMPLIED.  ANY USE IS AT YOUR OWN RISK.
   9  *
  10  * Permission is hereby granted to use or copy this program
  11  * for any purpose,  provided the above notices are retained on all copies.
  12  * Permission to modify the code and to distribute modified code is granted,
  13  * provided the above notices are retained, and a notice that the code was
  14  * modified is included with the above copyright notice.
  15  *
  16  */
  17
  18 #include "../read_ordered.h"
  19
  20 #include "../test_and_set_t_is_ao_t.h" /* Probably suboptimal */
  21
  22 /* NEC LE-IT: ARMv6 is the first architecture providing support for simple LL/SC
  23  * A data memory barrier must be raised via CP15 command (see documentation).
  24  *
  25  * ARMv7 is compatible to ARMv6 but has a simpler command for issuing a
  26  * memory barrier (DMB). Raising it via CP15 should still work as told me by the
  27  * support engineers. If it turns out to be much quicker than we should implement
  28  * custom code for ARMv7 using the asm { dmb } command.
  29  *
  30  * If only a single processor is used, we can define AO_UNIPROCESSOR
  31  * and do not need to access CP15 for ensuring a DMB
  32 */
  33
  34 /* NEC LE-IT: gcc has no way to easily check the arm architecture
  35  * but defines only one of __ARM_ARCH_x__ to be true                    */
  36 #if defined(__ARM_ARCH_6__) || defined(__ARM_ARCH_6J__) \
  37         || defined(__ARM_ARCH_6K__) || defined(__ARM_ARCH_6ZK__) \
  38         || defined(__ARM_ARCH_7__) || defined(__ARM_ARCH_7A__) \
  39         || defined(__ARM_ARCH_7M__) || defined(__ARM_ARCH_7R__)
  40
  41 #include "../standard_ao_double_t.h"
  42
  43 AO_INLINE void
  44 AO_nop_full(void)
  45 {
  46 #ifndef AO_UNIPROCESSOR
  47         /* issue an data memory barrier (keeps ordering of memory transactions  */
  48         /* before and after this operation)                                     */
  49         unsigned int dest=0;
  50         __asm__ __volatile__("mcr p15,0,%0,c7,c10,5" :"=&r"(dest) : : "memory");
  51 #endif
  52 }
  53
  54 #define AO_HAVE_nop_full
  55
  56 /* NEC LE-IT: AO_t load is simple reading */
  57 AO_INLINE AO_t
  58 AO_load(const volatile AO_t *addr)
  59 {
  60   /* Cast away the volatile for architectures like IA64 where   */
  61   /* volatile adds barrier semantics.                           */
  62   return (*(const AO_t *)addr);
  63 }
  64 #define AO_HAVE_load
  65
  66 /* NEC LE-IT: atomic "store" - according to ARM documentation this is
  67  * the only safe way to set variables also used in LL/SC environment.
  68  * A direct write won't be recognized by the LL/SC construct on the _same_ CPU.
  69  * Support engineers response for behaviour of ARMv6:
  70  *
  71    Core1        Core2          SUCCESS
  72    ===================================
  73    LDREX(x)
  74    STREX(x)                    Yes
  75    -----------------------------------
  76    LDREX(x)
  77                 STR(x)
  78    STREX(x)                    No
  79    -----------------------------------
  80    LDREX(x)
  81    STR(x)
  82    STREX(x)                    Yes
  83    -----------------------------------
  84
  85  * ARMv7 behaves similar, see documentation CortexA8 TRM, point 8.5
  86  *
  87  * HB: I think this is only a problem if interrupt handlers do not clear
  88  * the reservation, as they almost certainly should.  Probably change this back
  89  * in a while?
  90 */
  91 AO_INLINE void AO_store(volatile AO_t *addr, AO_t value)
  92 {
  93         AO_t    flag;
  94
  95         __asm__ __volatile__("@AO_store\n"
  96 "1:     ldrex   %0, [%2]\n"
  97 "       strex   %0, %3, [%2]\n"
  98 "       teq     %0, #0\n"
  99 "       bne     1b"
 100         : "=&r"(flag), "+m"(*addr)
 101         : "r" (addr), "r"(value)
 102         : "cc");
 103 }
 104 #define AO_HAVE_store
 105
 106 /* NEC LE-IT: replace the SWAP as recommended by ARM:
 107
 108    "Applies to: ARM11 Cores
 109         Though the SWP instruction will still work with ARM V6 cores, it is
 110         recommended     to use the new V6 synchronization instructions. The SWP
 111         instruction produces 'locked' read and write accesses which are atomic,
 112         i.e. another operation cannot be done between these locked accesses which
 113         ties up external bus (AHB,AXI) bandwidth and can increase worst case
 114         interrupt latencies. LDREX,STREX are more flexible, other instructions can
 115         be done between the LDREX and STREX accesses.
 116    "
 117 */
 118 AO_INLINE AO_TS_t
 119 AO_test_and_set(volatile AO_TS_t *addr) {
 120
 121         AO_TS_t oldval;
 122         unsigned long flag;
 123
 124         __asm__ __volatile__("@AO_test_and_set\n"
 125 "1:     ldrex   %0, [%3]\n"
 126 "       strex   %1, %4, [%3]\n"
 127 "       teq             %1, #0\n"
 128 "       bne             1b\n"
 129         : "=&r"(oldval),"=&r"(flag), "+m"(*addr)
 130         : "r"(addr), "r"(1)
 131         : "cc");
 132
 133         return oldval;
 134 }
 135
 136 #define AO_HAVE_test_and_set
 137
 138 /* NEC LE-IT: fetch and add for ARMv6 */
 139 AO_INLINE AO_t
 140 AO_fetch_and_add(volatile AO_t *p, AO_t incr)
 141 {
 142         unsigned long flag,tmp;
 143         AO_t result;
 144
 145         __asm__ __volatile__("@AO_fetch_and_add\n"
 146 "1:     ldrex   %0, [%5]\n"                     /* get original         */
 147 "       add     %2, %0, %4\n"           /* sum up in incr       */
 148 "       strex   %1, %2, [%5]\n"         /* store them           */
 149 "       teq             %1, #0\n"
 150 "       bne             1b\n"
 151         : "=&r"(result),"=&r"(flag),"=&r"(tmp),"+m"(*p) /* 0..3 */
 152         : "r"(incr), "r"(p)                                                             /* 4..5 */
 153         : "cc");
 154
 155         return result;
 156 }
 157
 158 #define AO_HAVE_fetch_and_add
 159
 160 /* NEC LE-IT: fetch and add1 for ARMv6 */
 161 AO_INLINE AO_t
 162 AO_fetch_and_add1(volatile AO_t *p)
 163 {
 164         unsigned long flag,tmp;
 165         AO_t result;
 166
 167         __asm__ __volatile__("@AO_fetch_and_add1\n"
 168 "1:     ldrex   %0, [%4]\n"                     /* get original   */
 169 "       add     %1, %0, #1\n"           /* increment */
 170 "       strex   %2, %1, [%4]\n"         /* store them */
 171 "       teq             %2, #0\n"
 172 "       bne             1b\n"
 173         : "=&r"(result), "=&r"(tmp), "=&r"(flag), "+m"(*p)
 174         : "r"(p)
 175         : "cc");
 176
 177         return result;
 178 }
 179
 180 #define AO_HAVE_fetch_and_add1
 181
 182 /* NEC LE-IT: fetch and sub for ARMv6 */
 183 AO_INLINE AO_t
 184 AO_fetch_and_sub1(volatile AO_t *p)
 185 {
 186         unsigned long flag,tmp;
 187         AO_t result;
 188
 189         __asm__ __volatile__("@AO_fetch_and_sub1\n"
 190 "1:     ldrex   %0, [%4]\n"                     /* get original   */
 191 "       sub     %1, %0, #1\n"           /* decrement */
 192 "       strex   %2, %1, [%4]\n"         /* store them */
 193 "       teq             %2, #0\n"
 194 "       bne             1b\n"
 195         : "=&r"(result), "=&r"(tmp), "=&r"(flag), "+m"(*p)
 196         : "r"(p)
 197         : "cc");
 198
 199         return result;
 200 }
 201
 202 #define AO_HAVE_fetch_and_sub1
 203
 204 /* NEC LE-IT: compare and swap */
 205 /* Returns nonzero if the comparison succeeded. */
 206 AO_INLINE int
 207 AO_compare_and_swap(volatile AO_t *addr,
 208                                 AO_t old_val, AO_t new_val)
 209 {
 210          AO_t result,tmp;
 211
 212         __asm__ __volatile__("@ AO_compare_and_swap\n"
 213 "1:     mov             %0, #2\n"                       /* store a flag */
 214 "       ldrex   %1, [%3]\n"                     /* get original */
 215 "       teq             %1, %4\n"                       /* see if match */
 216 "       strexeq %0, %5, [%3]\n"         /* store new one if matched */
 217 "       teq             %0, #1\n"
 218 "       beq             1b\n"                           /* if update failed, repeat */
 219         : "=&r"(result), "=&r"(tmp), "+m"(*addr)
 220         : "r"(addr), "r"(old_val), "r"(new_val)
 221         : "cc");
 222
 223         return !(result&2);                     /* if succeded, return 1, else 0 */
 224 }
 225 #define AO_HAVE_compare_and_swap
 226
 227 AO_INLINE int
 228 AO_compare_double_and_swap_double(volatile AO_double_t *addr,
 229                                                           AO_t old_val1, AO_t old_val2,
 230                                                           AO_t new_val1, AO_t new_val2)
 231 {
 232         double_ptr_storage old_val = ((double_ptr_storage)old_val2 << 32) | old_val1;
 233         double_ptr_storage new_val = ((double_ptr_storage)new_val2 << 32) | new_val1;
 234
 235     double_ptr_storage tmp;
 236         int result;
 237
 238         while(1) {
 239                 __asm__ __volatile__("@ AO_compare_and_swap_double\n"
 240                 "       ldrexd  %0, [%1]\n"                     /* get original to r1&r2*/
 241                         : "=&r"(tmp)
 242                         : "r"(addr)
 243                         : "cc");
 244                 if(tmp != old_val)      return 0;
 245                 __asm__ __volatile__(
 246                 "       strexd  %0, %2, [%3]\n" /* store new one if matched */
 247                         : "=&r"(result),"+m"(*addr)
 248                         : "r"(new_val), "r"(addr)
 249                         : "cc");
 250                 if(!result)     return 1;
 251         }
 252 }
 253
 254 #define AO_HAVE_compare_double_and_swap_double
 255
 256 #else
 257 /* pre ARMv6 architecures ... */
 258
 259 /* I found a slide set that, if I read it correctly, claims that        */
 260 /* Loads followed by either a Load or Store are ordered, but nothing    */
 261 /* else is.                                                             */
 262 /* It appears that SWP is the only simple memory barrier.               */
 263 #include "../all_atomic_load_store.h"
 264
 265 AO_INLINE AO_TS_VAL_t
 266 AO_test_and_set_full(volatile AO_TS_t *addr) {
 267   AO_TS_VAL_t oldval;
 268   /* SWP on ARM is very similar to XCHG on x86.                 */
 269   /* The first operand is the result, the second the value      */
 270   /* to be stored.  Both registers must be different from addr. */
 271   /* Make the address operand an early clobber output so it     */
 272   /* doesn't overlap with the other operands.  The early clobber*/
 273   /* on oldval is necessary to prevent the compiler allocating  */
 274   /* them to the same register if they are both unused.         */
 275   __asm__ __volatile__("swp %0, %2, [%3]"
 276                         : "=&r"(oldval), "=&r"(addr)
 277                         : "r"(1), "1"(addr)
 278                         : "memory");
 279   return oldval;
 280 }
 281
 282 #define AO_HAVE_test_and_set_full
 283
 284 #endif // __ARM_ARCH_x