src/southbridge/intel/i82801gx/i82801gx.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #ifndef SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H
  21 #define SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H
  22 /*
  23  * It does not matter where we put the SMBus I/O base, as long as we
  24  * keep it consistent and don't interfere with other devices.  Stage2
  25  * will relocate this anyways.
  26  * Our solution is to have SMB initialization move the I/O to SMBUS_IO_BASE
  27  * again. But handling static BARs is a generic problem that should be
  28  * solved in the device allocator.
  29  */
  30 #define SMBUS_IO_BASE           0x0400
  31 /* TODO Make sure these don't get changed by stage2 */
  32 #define DEFAULT_GPIOBASE        0x0480
  33 #define DEFAULT_PMBASE          0x0500
  34
  35 #define IO_APIC_ADDR            0xfec00000
  36 #define HPET_ADDR               0xfed00000
  37 #define DEFAULT_RCBA            0xfed1c000
  38
  39 #ifndef __ACPI__
  40 #define DEBUG_PERIODIC_SMIS 0
  41
  42 #if !defined(__PRE_RAM__)
  43 #include "chip.h"
  44 extern void i82801gx_enable(device_t dev);
  45 #endif
  46
  47 #define MAINBOARD_POWER_OFF     0
  48 #define MAINBOARD_POWER_ON      1
  49 #define MAINBOARD_POWER_KEEP    2
  50
  51 #ifndef CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  52 #define CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL MAINBOARD_POWER_ON
  53 #endif
  54
  55 /* PCI Configuration Space (D30:F0): PCI2PCI */
  56 #define PSTS    0x06
  57 #define SMLT    0x1b
  58 #define SECSTS  0x1e
  59 #define INTR    0x3c
  60 #define BCTRL   0x3e
  61 #define   SBR   (1 << 6)
  62 #define   SEE   (1 << 1)
  63 #define   PERE  (1 << 0)
  64
  65 /* PCI Configuration Space (D31:F0): LPC */
  66
  67 #define SERIRQ_CNTL             0x64
  68
  69 #define GEN_PMCON_1             0xa0
  70 #define GEN_PMCON_2             0xa2
  71 #define GEN_PMCON_3             0xa4
  72
  73 /* GEN_PMCON_3 bits */
  74 #define RTC_BATTERY_DEAD        (1 << 2)
  75 #define RTC_POWER_FAILED        (1 << 1)
  76 #define SLEEP_AFTER_POWER_FAIL  (1 << 0)
  77
  78 #define PMBASE                  0x40
  79 #define ACPI_CNTL               0x44
  80 #define BIOS_CNTL               0xDC
  81 #define GPIO_BASE               0x48 /* LPC GPIO Base Address Register */
  82 #define GPIO_CNTL               0x4C /* LPC GPIO Control Register */
  83
  84 #define PIRQA_ROUT              0x60
  85 #define PIRQB_ROUT              0x61
  86 #define PIRQC_ROUT              0x62
  87 #define PIRQD_ROUT              0x63
  88 #define PIRQE_ROUT              0x68
  89 #define PIRQF_ROUT              0x69
  90 #define PIRQG_ROUT              0x6A
  91 #define PIRQH_ROUT              0x6B
  92
  93 #define LPC_IO_DEC              0x80 /* IO Decode Ranges Register */
  94 #define LPC_EN                  0x82 /* LPC IF Enables Register */
  95
  96 /* PCI Configuration Space (D31:F1): IDE */
  97 #define INTR_LN                 0x3c
  98 #define IDE_TIM_PRI             0x40    /* IDE timings, primary */
  99 #define   IDE_DECODE_ENABLE     (1 << 15)
 100 #define   IDE_SITRE             (1 << 14)
 101 #define   IDE_ISP_5_CLOCKS      (0 << 12)
 102 #define   IDE_ISP_4_CLOCKS      (1 << 12)
 103 #define   IDE_ISP_3_CLOCKS      (2 << 12)
 104 #define   IDE_RCT_4_CLOCKS      (0 <<  8)
 105 #define   IDE_RCT_3_CLOCKS      (1 <<  8)
 106 #define   IDE_RCT_2_CLOCKS      (2 <<  8)
 107 #define   IDE_RCT_1_CLOCKS      (3 <<  8)
 108 #define   IDE_DTE1              (1 <<  7)
 109 #define   IDE_PPE1              (1 <<  6)
 110 #define   IDE_IE1               (1 <<  5)
 111 #define   IDE_TIME1             (1 <<  4)
 112 #define   IDE_DTE0              (1 <<  3)
 113 #define   IDE_PPE0              (1 <<  2)
 114 #define   IDE_IE0               (1 <<  1)
 115 #define   IDE_TIME0             (1 <<  0)
 116 #define IDE_TIM_SEC             0x42    /* IDE timings, secondary */
 117
 118 #define IDE_SDMA_CNT            0x48    /* Synchronous DMA control */
 119 #define   IDE_SSDE1             (1 <<  3)
 120 #define   IDE_SSDE0             (1 <<  2)
 121 #define   IDE_PSDE1             (1 <<  1)
 122 #define   IDE_PSDE0             (1 <<  0)
 123
 124 #define IDE_SDMA_TIM            0x4a
 125
 126 #define IDE_CONFIG              0x54    /* IDE I/O Configuration Register */
 127 #define   SIG_MODE_SEC_NORMAL   (0 << 18)
 128 #define   SIG_MODE_SEC_TRISTATE (1 << 18)
 129 #define   SIG_MODE_SEC_DRIVELOW (2 << 18)
 130 #define   SIG_MODE_PRI_NORMAL   (0 << 16)
 131 #define   SIG_MODE_PRI_TRISTATE (1 << 16)
 132 #define   SIG_MODE_PRI_DRIVELOW (2 << 16)
 133 #define   FAST_SCB1             (1 << 15)
 134 #define   FAST_SCB0             (1 << 14)
 135 #define   FAST_PCB1             (1 << 13)
 136 #define   FAST_PCB0             (1 << 12)
 137 #define   SCB1                  (1 <<  3)
 138 #define   SCB0                  (1 <<  2)
 139 #define   PCB1                  (1 <<  1)
 140 #define   PCB0                  (1 <<  0)
 141
 142 /* PCI Configuration Space (D31:F3): SMBus */
 143 #define SMB_BASE                0x20
 144 #define HOSTC                   0x40
 145
 146 /* HOSTC bits */
 147 #define I2C_EN                  (1 << 2)
 148 #define SMB_SMI_EN              (1 << 1)
 149 #define HST_EN                  (1 << 0)
 150
 151 /* SMBus I/O bits. */
 152 #define SMBHSTSTAT              0x0
 153 #define SMBHSTCTL               0x2
 154 #define SMBHSTCMD               0x3
 155 #define SMBXMITADD              0x4
 156 #define SMBHSTDAT0              0x5
 157 #define SMBHSTDAT1              0x6
 158 #define SMBBLKDAT               0x7
 159 #define SMBTRNSADD              0x9
 160 #define SMBSLVDATA              0xa
 161 #define SMLINK_PIN_CTL          0xe
 162 #define SMBUS_PIN_CTL           0xf
 163
 164 #define SMBUS_TIMEOUT           (10 * 1000 * 100)
 165
 166
 167 /* Southbridge IO BARs */
 168
 169 #define GPIOBASE                0x48
 170
 171 #define PMBASE          0x40
 172
 173 /* Root Complex Register Block */
 174 #define RCBA            0xf0
 175
 176 #define RCBA8(x) *((volatile u8 *)(DEFAULT_RCBA + x))
 177 #define RCBA16(x) *((volatile u16 *)(DEFAULT_RCBA + x))
 178 #define RCBA32(x) *((volatile u32 *)(DEFAULT_RCBA + x))
 179
 180 #define VCH             0x0000  /* 32bit */
 181 #define VCAP1           0x0004  /* 32bit */
 182 #define VCAP2           0x0008  /* 32bit */
 183 #define PVC             0x000c  /* 16bit */
 184 #define PVS             0x000e  /* 16bit */
 185
 186 #define V0CAP           0x0010  /* 32bit */
 187 #define V0CTL           0x0014  /* 32bit */
 188 #define V0STS           0x001a  /* 16bit */
 189
 190 #define V1CAP           0x001c  /* 32bit */
 191 #define V1CTL           0x0020  /* 32bit */
 192 #define V1STS           0x0026  /* 16bit */
 193
 194 #define RCTCL           0x0100  /* 32bit */
 195 #define ESD             0x0104  /* 32bit */
 196 #define ULD             0x0110  /* 32bit */
 197 #define ULBA            0x0118  /* 64bit */
 198
 199 #define RP1D            0x0120  /* 32bit */
 200 #define RP1BA           0x0128  /* 64bit */
 201 #define RP2D            0x0130  /* 32bit */
 202 #define RP2BA           0x0138  /* 64bit */
 203 #define RP3D            0x0140  /* 32bit */
 204 #define RP3BA           0x0148  /* 64bit */
 205 #define RP4D            0x0150  /* 32bit */
 206 #define RP4BA           0x0158  /* 64bit */
 207 #define HDD             0x0160  /* 32bit */
 208 #define HDBA            0x0168  /* 64bit */
 209 #define RP5D            0x0170  /* 32bit */
 210 #define RP5BA           0x0178  /* 64bit */
 211 #define RP6D            0x0180  /* 32bit */
 212 #define RP6BA           0x0188  /* 64bit */
 213
 214 #define ILCL            0x01a0  /* 32bit */
 215 #define LCAP            0x01a4  /* 32bit */
 216 #define LCTL            0x01a8  /* 16bit */
 217 #define LSTS            0x01aa  /* 16bit */
 218
 219 #define RPC             0x0224  /* 32bit */
 220 #define RPFN            0x0238  /* 32bit */
 221
 222 #define TRSR            0x1e00  /*  8bit */
 223 #define TRCR            0x1e10  /* 64bit */
 224 #define TWDR            0x1e18  /* 64bit */
 225
 226 #define IOTR0           0x1e80  /* 64bit */
 227 #define IOTR1           0x1e88  /* 64bit */
 228 #define IOTR2           0x1e90  /* 64bit */
 229 #define IOTR3           0x1e98  /* 64bit */
 230
 231 #define TCTL            0x3000  /*  8bit */
 232
 233 #define D31IP           0x3100  /* 32bit */
 234 #define D30IP           0x3104  /* 32bit */
 235 #define D29IP           0x3108  /* 32bit */
 236 #define D28IP           0x310c  /* 32bit */
 237 #define D27IP           0x3110  /* 32bit */
 238 #define D31IR           0x3140  /* 16bit */
 239 #define D30IR           0x3142  /* 16bit */
 240 #define D29IR           0x3144  /* 16bit */
 241 #define D28IR           0x3146  /* 16bit */
 242 #define D27IR           0x3148  /* 16bit */
 243 #define OIC             0x31ff  /*  8bit */
 244
 245 #define RC              0x3400  /* 32bit */
 246 #define HPTC            0x3404  /* 32bit */
 247 #define GCS             0x3410  /* 32bit */
 248 #define BUC             0x3414  /* 32bit */
 249 #define FD              0x3418  /* 32bit */
 250 #define CG              0x341c  /* 32bit */
 251
 252 /* Function Disable (FD) register values.
 253  * Setting a bit disables the corresponding
 254  * feature.
 255  * Not all features might be disabled on
 256  * all chipsets. Esp. ICH-7U is picky.
 257  */
 258 #define FD_PCIE6        (1 << 21)
 259 #define FD_PCIE5        (1 << 20)
 260 #define FD_PCIE4        (1 << 19)
 261 #define FD_PCIE3        (1 << 18)
 262 #define FD_PCIE2        (1 << 17)
 263 #define FD_PCIE1        (1 << 16)
 264 #define FD_EHCI         (1 << 15)
 265 #define FD_LPCB         (1 << 14)
 266
 267 /* UHCI must be disabled from 4 downwards.
 268  * If UHCI controllers get disabled, EHCI
 269  * must know about it, too! */
 270 #define FD_UHCI4        (1 << 11)
 271 #define FD_UHCI34       (1 << 10) | FD_UHCI4
 272 #define FD_UHCI234      (1 <<  9) | FD_UHCI3
 273 #define FD_UHCI1234     (1 <<  8) | FD_UHCI2
 274
 275 #define FD_INTLAN       (1 <<  7)
 276 #define FD_ACMOD        (1 <<  6)
 277 #define FD_ACAUD        (1 <<  5)
 278 #define FD_HDAUD        (1 <<  4)
 279 #define FD_SMBUS        (1 <<  3)
 280 #define FD_SATA         (1 <<  2)
 281 #define FD_PATA         (1 <<  1)
 282
 283 /* ICH7 GPIOBASE */
 284 #define GPIO_USE_SEL    0x00
 285 #define GP_IO_SEL       0x04
 286 #define GP_LVL          0x0c
 287 #define GPO_BLINK       0x18
 288 #define GPI_INV         0x2c
 289 #define GPIO_USE_SEL2   0x30
 290 #define GP_IO_SEL2      0x34
 291 #define GP_LVL2         0x38
 292
 293 /* ICH7 PMBASE */
 294 #define PM1_STS         0x00
 295 #define   WAK_STS       (1 << 15)
 296 #define   PCIEXPWAK_STS (1 << 14)
 297 #define   PRBTNOR_STS   (1 << 11)
 298 #define   RTC_STS       (1 << 10)
 299 #define   PWRBTN_STS    (1 << 8)
 300 #define   GBL_STS       (1 << 5)
 301 #define   BM_STS        (1 << 4)
 302 #define   TMROF_STS     (1 << 0)
 303 #define PM1_EN          0x02
 304 #define   PCIEXPWAK_DIS (1 << 14)
 305 #define   RTC_EN        (1 << 10)
 306 #define   PWRBTN_EN     (1 << 8)
 307 #define   GBL_EN        (1 << 5)
 308 #define   TMROF_EN      (1 << 0)
 309 #define PM1_CNT         0x04
 310 #define   SLP_EN        (1 << 13)
 311 #define   SLP_TYP       (7 << 10)
 312 #define   GBL_RLS       (1 << 2)
 313 #define   BM_RLD        (1 << 1)
 314 #define   SCI_EN        (1 << 0)
 315 #define PM1_TMR         0x08
 316 #define PROC_CNT        0x10
 317 #define LV2             0x14
 318 #define LV3             0x15
 319 #define LV4             0x16
 320 #define PM2_CNT         0x20 // mobile only
 321 #define GPE0_STS        0x28
 322 #define   USB4_STS      (1 << 14)
 323 #define   PME_B0_STS    (1 << 13)
 324 #define   USB3_STS      (1 << 12)
 325 #define   PME_STS       (1 << 11)
 326 #define   BATLOW_STS    (1 << 10)
 327 #define   PCI_EXP_STS   (1 << 9)
 328 #define   RI_STS        (1 << 8)
 329 #define   SMB_WAK_STS   (1 << 7)
 330 #define   TCOSCI_STS    (1 << 6)
 331 #define   AC97_STS      (1 << 5)
 332 #define   USB2_STS      (1 << 4)
 333 #define   USB1_STS      (1 << 3)
 334 #define   SWGPE_STS     (1 << 2)
 335 #define   HOT_PLUG_STS  (1 << 1)
 336 #define   THRM_STS      (1 << 0)
 337 #define GPE0_EN         0x2c
 338 #define   PME_B0_EN     (1 << 13)
 339 #define   PME_EN        (1 << 11)
 340 #define SMI_EN          0x30
 341 #define   EL_SMI_EN      (1 << 25) // Intel Quick Resume Technology
 342 #define   INTEL_USB2_EN  (1 << 18) // Intel-Specific USB2 SMI logic
 343 #define   LEGACY_USB2_EN (1 << 17) // Legacy USB2 SMI logic
 344 #define   PERIODIC_EN    (1 << 14) // SMI on PERIODIC_STS in SMI_STS
 345 #define   TCO_EN         (1 << 13) // Enable TCO Logic (BIOSWE et al)
 346 #define   MCSMI_EN       (1 << 11) // Trap microcontroller range access
 347 #define   BIOS_RLS       (1 <<  7) // asserts SCI on bit set
 348 #define   SWSMI_TMR_EN   (1 <<  6) // start software smi timer on bit set
 349 #define   APMC_EN        (1 <<  5) // Writes to APM_CNT cause SMI#
 350 #define   SLP_SMI_EN     (1 <<  4) // Write to SLP_EN in PM1_CNT asserts SMI#
 351 #define   LEGACY_USB_EN  (1 <<  3) // Legacy USB circuit SMI logic
 352 #define   BIOS_EN        (1 <<  2) // Assert SMI# on setting GBL_RLS bit
 353 #define   EOS            (1 <<  1) // End of SMI (deassert SMI#)
 354 #define   GBL_SMI_EN     (1 <<  0) // SMI# generation at all?
 355 #define SMI_STS         0x34
 356 #define ALT_GP_SMI_EN   0x38
 357 #define ALT_GP_SMI_STS  0x3a
 358 #define GPE_CNTL        0x42
 359 #define DEVACT_STS      0x44
 360 #define SS_CNT          0x50
 361 #define C3_RES          0x54
 362
 363 #endif /* __ACPI__ */
 364 #endif                          /* SOUTHBRIDGE_INTEL_I82801GX_I82801GX_H */