src/southbridge/amd/cs5536/cs5536.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <arch/io.h>
  21 #include <device/device.h>
  22 #include <device/pci.h>
  23 #include <device/pci_ops.h>
  24 #include <device/pci_ids.h>
  25 #include <console/console.h>
  26 #include <stdint.h>
  27 #include <pc80/isa-dma.h>
  28 #include <pc80/mc146818rtc.h>
  29 #include <cpu/x86/msr.h>
  30 #include <cpu/amd/vr.h>
  31 #include <cpu/amd/geode_post_code.h>
  32 #include <stdlib.h>
  33 #include "chip.h"
  34 #include "cs5536.h"
  35
  36 extern void setup_i8259(void);
  37
  38 struct msrinit {
  39         uint32_t msrnum;
  40         msr_t msr;
  41 };
  42
  43 /*      Master Configuration Register for Bus Masters.*/
  44 struct msrinit SB_MASTER_CONF_TABLE[] = {
  45         {USB2_SB_GLD_MSR_CONF, {.hi = 0,.lo = 0x00008f000}},
  46         {ATA_SB_GLD_MSR_CONF,  {.hi = 0,.lo = 0x00048f000}},
  47         {AC97_SB_GLD_MSR_CONF, {.hi = 0,.lo = 0x00008f000}},
  48         {MDD_SB_GLD_MSR_CONF,  {.hi = 0,.lo = 0x00000f000}},
  49         {0, {0, 0}}
  50 };
  51
  52 /*      5536 Clock Gating*/
  53 struct msrinit CS5536_CLOCK_GATING_TABLE[] = {
  54         /* MSR            Setting*/
  55         {GLIU_SB_GLD_MSR_PM,  {.hi = 0,.lo = 0x000000004}},
  56         {GLPCI_SB_GLD_MSR_PM, {.hi = 0,.lo = 0x000000005}},
  57         {GLCP_SB_GLD_MSR_PM,  {.hi = 0,.lo = 0x000000004}},
  58         {MDD_SB_GLD_MSR_PM,   {.hi = 0,.lo = 0x050554111}},     /*  SMBus clock gating errata (PBZ 2226 & SiBZ 3977) */
  59         {ATA_SB_GLD_MSR_PM,   {.hi = 0,.lo = 0x000000005}},
  60         {AC97_SB_GLD_MSR_PM,  {.hi = 0,.lo = 0x000000005}},
  61         {0, {0, 0}}
  62 };
  63
  64 struct acpiinit {
  65         uint16_t ioreg;
  66         uint32_t regdata;
  67 };
  68
  69 struct acpiinit acpi_init_table[] = {
  70         {ACPI_IO_BASE + 0x00, 0x01000000},
  71         {ACPI_IO_BASE + 0x08, 0},
  72         {ACPI_IO_BASE + 0x0C, 0},
  73         {ACPI_IO_BASE + 0x1C, 0},
  74         {ACPI_IO_BASE + 0x18, 0x0FFFFFFFF},
  75         {ACPI_IO_BASE + 0x00, 0x0000FFFF},
  76         {PMS_IO_BASE + PM_SCLK, 0x000000E00},
  77         {PMS_IO_BASE + PM_SED, 0x000004601},
  78         {PMS_IO_BASE + PM_SIDD, 0x000008C02},
  79         {PMS_IO_BASE + PM_WKD, 0x0000000A0},
  80         {PMS_IO_BASE + PM_WKXD, 0x0000000A0},
  81         {0, 0, 0}
  82 };
  83
  84 struct FLASH_DEVICE {
  85         unsigned char fType;    /* Flash type: NOR or NAND */
  86         unsigned char fInterface;       /* Flash interface: I/O or Memory */
  87         unsigned long fMask;    /* Flash size/mask */
  88 };
  89
  90 struct FLASH_DEVICE FlashInitTable[] = {
  91         {FLASH_TYPE_NAND, FLASH_IF_MEM, FLASH_MEM_4K},  /* CS0, or Flash Device 0 */
  92         {FLASH_TYPE_NONE, 0, 0},        /* CS1, or Flash Device 1 */
  93         {FLASH_TYPE_NONE, 0, 0},        /* CS2, or Flash Device 2 */
  94         {FLASH_TYPE_NONE, 0, 0},        /* CS3, or Flash Device 3 */
  95 };
  96
  97 #define FlashInitTableLen (ARRAY_SIZE(FlashInitTable))
  98
  99 uint32_t FlashPort[] = {
 100         MDD_LBAR_FLSH0,
 101         MDD_LBAR_FLSH1,
 102         MDD_LBAR_FLSH2,
 103         MDD_LBAR_FLSH3
 104 };
 105
 106 /* ***************************************************************************/
 107 /* **/
 108 /* *    pmChipsetInit*/
 109 /* **/
 110 /* *    Program ACPI LBAR and initialize ACPI registers.*/
 111 /* **/
 112 /* ***************************************************************************/
 113 static void pmChipsetInit(void)
 114 {
 115         uint32_t val = 0;
 116         uint16_t port;
 117
 118         port = (PMS_IO_BASE + 0x010);
 119         val = 0x0E00;           /*  1ms */
 120         outl(val, port);
 121
 122         /*      PM_WKXD */
 123         /*      Make sure bits[3:0]=0000b to clear the */
 124         /*      saved Sx state */
 125         port = (PMS_IO_BASE + 0x034);
 126         val = 0x0A0;            /*  5ms */
 127         outl(val, port);
 128
 129         /*      PM_WKD */
 130         port = (PMS_IO_BASE + 0x030);
 131         outl(val, port);
 132
 133         /*      PM_SED */
 134         port = (PMS_IO_BASE + 0x014);
 135         val = 0x04601;          /*  5ms, # of 3.57954MHz clock edges */
 136         outl(val, port);
 137
 138         /*      PM_SIDD */
 139         port = (PMS_IO_BASE + 0x020);
 140         val = 0x08C02;          /*  10ms, # of 3.57954MHz clock edges */
 141         outl(val, port);
 142 }
 143
 144 /***************************************************************************
 145  *
 146  *      ChipsetFlashSetup
 147  *
 148  *      Flash LBARs need to be setup before VSA init so the PCI BARs have
 149  *      correct size info.      Call this routine only if flash needs to be
 150  *      configured (don't call it if you want IDE).
 151  *
 152  **************************************************************************/
 153 static void ChipsetFlashSetup(void)
 154 {
 155         msr_t msr;
 156         int i;
 157         int numEnabled = 0;
 158
 159         printk_debug("ChipsetFlashSetup: Start\n");
 160         for (i = 0; i < FlashInitTableLen; i++) {
 161                 if (FlashInitTable[i].fType != FLASH_TYPE_NONE) {
 162                         printk_debug("Enable CS%d\n", i);
 163                         /* we need to configure the memory/IO mask */
 164                         msr = rdmsr(FlashPort[i]);
 165                         msr.hi = 0;     /* start with the "enabled" bit clear */
 166                         if (FlashInitTable[i].fType == FLASH_TYPE_NAND)
 167                                 msr.hi |= 0x00000002;
 168                         else
 169                                 msr.hi &= ~0x00000002;
 170                         if (FlashInitTable[i].fInterface == FLASH_IF_MEM)
 171                                 msr.hi |= 0x00000004;
 172                         else
 173                                 msr.hi &= ~0x00000004;
 174                         msr.hi |= FlashInitTable[i].fMask;
 175                         printk_debug("MSR(0x%08X, %08X_%08X)\n", FlashPort[i],
 176                                      msr.hi, msr.lo);
 177                         wrmsr(FlashPort[i], msr);
 178
 179                         /* now write-enable the device */
 180                         msr = rdmsr(MDD_NORF_CNTRL);
 181                         msr.lo |= (1 << i);
 182                         printk_debug("MSR(0x%08X, %08X_%08X)\n", MDD_NORF_CNTRL,
 183                                      msr.hi, msr.lo);
 184                         wrmsr(MDD_NORF_CNTRL, msr);
 185
 186                         /* update the number enabled */
 187                         numEnabled++;
 188                 }
 189         }
 190
 191         printk_debug("ChipsetFlashSetup: Finish\n");
 192
 193 }
 194
 195 /* ***************************************************************************/
 196 /* **/
 197 /* *    enable_ide_nand_flash_header */
 198 /*              Run after VSA init to enable the flash PCI device header */
 199 /* **/
 200 /* ***************************************************************************/
 201 static void enable_ide_nand_flash_header()
 202 {
 203         /* Tell VSA to use FLASH PCI header. Not IDE header. */
 204         outl(0x80007A40, 0xCF8);
 205         outl(0xDEADBEEF, 0xCFC);
 206 }
 207
 208 #define RTC_CENTURY 0x32
 209 #define RTC_DOMA        0x3D
 210 #define RTC_MONA        0x3E
 211
 212 static void lpc_init(struct southbridge_amd_cs5536_config *sb)
 213 {
 214         msr_t msr;
 215
 216         if (sb->lpc_serirq_enable) {
 217                 msr.lo = sb->lpc_serirq_enable;
 218                 msr.hi = 0;
 219                 wrmsr(MDD_IRQM_LPC, msr);
 220                 if (sb->lpc_serirq_polarity) {
 221                         msr.lo = sb->lpc_serirq_polarity << 16;
 222                         msr.lo |= (sb->lpc_serirq_mode << 6) | (1 << 7);        /* enable */
 223                         msr.hi = 0;
 224                         wrmsr(MDD_LPC_SIRQ, msr);
 225                 }
 226         }
 227
 228         /* Allow DMA from LPC */
 229         msr = rdmsr(MDD_DMA_MAP);
 230         msr.lo = 0x7777;
 231         wrmsr(MDD_DMA_MAP, msr);
 232
 233         /* enable the RTC/CMOS century byte at address 32h */
 234         msr = rdmsr(MDD_RTC_CENTURY_OFFSET);
 235         msr.lo = RTC_CENTURY;
 236         wrmsr(MDD_RTC_CENTURY_OFFSET, msr);
 237
 238         /* enable the RTC/CMOS day of month and month alarms */
 239         msr = rdmsr(MDD_RTC_DOMA_IND);
 240         msr.lo = RTC_DOMA;
 241         wrmsr(MDD_RTC_DOMA_IND, msr);
 242
 243         msr = rdmsr(MDD_RTC_MONA_IND);
 244         msr.lo = RTC_MONA;
 245         wrmsr(MDD_RTC_MONA_IND, msr);
 246
 247         rtc_init(0);
 248
 249         isa_dma_init();
 250 }
 251
 252 static void uarts_init(struct southbridge_amd_cs5536_config *sb)
 253 {
 254         msr_t msr;
 255         uint16_t addr;
 256         uint32_t gpio_addr;
 257         device_t dev;
 258
 259         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 260                         PCI_DEVICE_ID_AMD_CS5536_ISA, 0);
 261         gpio_addr = pci_read_config32(dev, PCI_BASE_ADDRESS_1);
 262         gpio_addr &= ~1;        /* clear IO bit */
 263         printk_debug("GPIO_ADDR: %08X\n", gpio_addr);
 264
 265         /* This could be extended to support IR modes */
 266
 267         /* COM1 */
 268         if (sb->com1_enable) {
 269                 /* Set the address */
 270                 switch (sb->com1_address) {
 271                 case 0x3F8:
 272                         addr = 7;
 273                         break;
 274
 275                 case 0x3E8:
 276                         addr = 6;
 277                         break;
 278
 279                 case 0x2F8:
 280                         addr = 5;
 281                         break;
 282
 283                 case 0x2E8:
 284                         addr = 4;
 285                         break;
 286                 }
 287                 msr = rdmsr(MDD_LEG_IO);
 288                 msr.lo |= addr << 16;
 289                 wrmsr(MDD_LEG_IO, msr);
 290
 291                 /* Set the IRQ */
 292                 msr = rdmsr(MDD_IRQM_YHIGH);
 293                 msr.lo |= sb->com1_irq << 24;
 294                 wrmsr(MDD_IRQM_YHIGH, msr);
 295
 296                 /* GPIO8 - UART1_TX */
 297                 /* Set: Output Enable  (0x4) */
 298                 outl(GPIOL_8_SET, gpio_addr + GPIOL_OUTPUT_ENABLE);
 299                 /* Set: OUTAUX1 Select (0x10) */
 300                 outl(GPIOL_8_SET, gpio_addr + GPIOL_OUT_AUX1_SELECT);
 301
 302                 /* GPIO8 - UART1_RX */
 303                 /* Set: Input Enable   (0x20) */
 304                 outl(GPIOL_9_SET, gpio_addr + GPIOL_INPUT_ENABLE);
 305                 /* Set: INAUX1 Select  (0x34) */
 306                 outl(GPIOL_9_SET, gpio_addr + GPIOL_IN_AUX1_SELECT);
 307
 308                 /* Set: GPIO 8 + 9 Pull Up         (0x18) */
 309                 outl(GPIOL_8_SET | GPIOL_9_SET,
 310                      gpio_addr + GPIOL_PULLUP_ENABLE);
 311
 312                 /* enable COM1 */
 313                 /* Bit 1 = device enable Bit 4 = allow access to the upper banks */
 314                 msr.lo = (1 << 4) | (1 << 1);
 315                 msr.hi = 0;
 316                 wrmsr(MDD_UART1_CONF, msr);
 317
 318         } else {
 319                 /* Reset and disable COM1 */
 320                 msr = rdmsr(MDD_UART1_CONF);
 321                 msr.lo = 1;     // reset
 322                 wrmsr(MDD_UART1_CONF, msr);
 323                 msr.lo = 0;     // disabled
 324                 wrmsr(MDD_UART1_CONF, msr);
 325
 326                 /* Disable the IRQ */
 327                 msr = rdmsr(MDD_LEG_IO);
 328                 msr.lo &= ~(0xF << 16);
 329                 wrmsr(MDD_LEG_IO, msr);
 330         }
 331
 332         /* COM2 */
 333         if (sb->com2_enable) {
 334                 switch (sb->com2_address) {
 335                 case 0x3F8:
 336                         addr = 7;
 337                         break;
 338
 339                 case 0x3E8:
 340                         addr = 6;
 341                         break;
 342
 343                 case 0x2F8:
 344                         addr = 5;
 345                         break;
 346
 347                 case 0x2E8:
 348                         addr = 4;
 349                         break;
 350                 }
 351                 msr = rdmsr(MDD_LEG_IO);
 352                 msr.lo |= addr << 20;
 353                 wrmsr(MDD_LEG_IO, msr);
 354
 355                 /* Set the IRQ */
 356                 msr = rdmsr(MDD_IRQM_YHIGH);
 357                 msr.lo |= sb->com2_irq << 28;
 358                 wrmsr(MDD_IRQM_YHIGH, msr);
 359
 360                 /* GPIO4 - UART2_RX */
 361                 /* Set: Output Enable (0x4) */
 362                 outl(GPIOL_4_SET, gpio_addr + GPIOL_OUTPUT_ENABLE);
 363                 /* Set: OUTAUX1 Select (0x10) */
 364                 outl(GPIOL_4_SET, gpio_addr + GPIOL_OUT_AUX1_SELECT);
 365
 366                 /* GPIO3 - UART2_TX */
 367                 /* Set: Input Enable (0x20) */
 368                 outl(GPIOL_3_SET, gpio_addr + GPIOL_INPUT_ENABLE);
 369                 /* Set: INAUX1 Select (0x34) */
 370                 outl(GPIOL_3_SET, gpio_addr + GPIOL_IN_AUX1_SELECT);
 371
 372                 /* Set: GPIO 3 and 4 Pull Up (0x18) */
 373                 outl(GPIOL_3_SET | GPIOL_4_SET,
 374                      gpio_addr + GPIOL_PULLUP_ENABLE);
 375
 376                 /* enable COM2 */
 377                 /* Bit 1 = device enable Bit 4 = allow access to the upper banks */
 378                 msr.lo = (1 << 4) | (1 << 1);
 379                 msr.hi = 0;
 380                 wrmsr(MDD_UART2_CONF, msr);
 381
 382         } else {
 383                 /* Reset and disable COM2 */
 384                 msr = rdmsr(MDD_UART2_CONF);
 385                 msr.lo = 1;     // reset
 386                 wrmsr(MDD_UART2_CONF, msr);
 387                 msr.lo = 0;     // disabled
 388                 wrmsr(MDD_UART2_CONF, msr);
 389
 390                 /* Disable the IRQ */
 391                 msr = rdmsr(MDD_LEG_IO);
 392                 msr.lo &= ~(0xF << 20);
 393                 wrmsr(MDD_LEG_IO, msr);
 394         }
 395 }
 396
 397 #define HCCPARAMS               0x08
 398 #define IPREG04                 0xA0
 399         #define USB_HCCPW_SET   (1 << 1)
 400 #define UOCCAP                  0x00
 401         #define APU_SET                 (1 << 15)
 402 #define UOCMUX                  0x04
 403 #define PMUX_HOST               0x02
 404 #define PMUX_DEVICE             0x03
 405         #define PUEN_SET                (1 << 2)
 406 #define UDCDEVCTL               0x404
 407         #define UDC_SD_SET              (1 << 10)
 408 #define UOCCTL                  0x0C
 409         #define PADEN_SET               (1 << 7)
 410
 411 static void enable_USB_port4(struct southbridge_amd_cs5536_config *sb)
 412 {
 413         uint8_t *bar;
 414         msr_t msr;
 415         device_t dev;
 416
 417         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 418                         PCI_DEVICE_ID_AMD_CS5536_EHCI, 0);
 419         if (dev) {
 420
 421                 /* Serial Short Detect Enable */
 422                 msr = rdmsr(USB2_SB_GLD_MSR_CONF);
 423                 msr.hi |= USB2_UPPER_SSDEN_SET;
 424                 wrmsr(USB2_SB_GLD_MSR_CONF, msr);
 425
 426                 /* write to clear diag register */
 427                 wrmsr(USB2_SB_GLD_MSR_DIAG, rdmsr(USB2_SB_GLD_MSR_DIAG));
 428
 429                 bar = (uint8_t *) pci_read_config32(dev, PCI_BASE_ADDRESS_0);
 430
 431                 /* Make HCCPARAMS writeable */
 432                 writel(readl(bar + IPREG04) | USB_HCCPW_SET, bar + IPREG04);
 433
 434                 /* ; EECP=50h, IST=01h, ASPC=1 */
 435                 writel(0x00005012, bar + HCCPARAMS);
 436         }
 437
 438         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 439                         PCI_DEVICE_ID_AMD_CS5536_OTG, 0);
 440         if (dev) {
 441                 bar = (uint8_t *) pci_read_config32(dev, PCI_BASE_ADDRESS_0);
 442
 443                 writel(readl(bar + UOCMUX) & PUEN_SET, bar + UOCMUX);
 444
 445                 /* Host or Device? */
 446                 if (sb->enable_USBP4_device) {
 447                         writel(readl(bar + UOCMUX) | PMUX_DEVICE, bar + UOCMUX);
 448                 } else {
 449                         writel(readl(bar + UOCMUX) | PMUX_HOST, bar + UOCMUX);
 450                 }
 451
 452                 /* Overcurrent configuration */
 453                 if (sb->enable_USBP4_overcurrent) {
 454                         writel(readl(bar + UOCCAP)
 455                                | sb->enable_USBP4_overcurrent, bar + UOCCAP);
 456                 }
 457         }
 458
 459         /* PBz#6466: If the UOC(OTG) device, port 4, is configured as a device,
 460          *      then perform the following sequence:
 461          *
 462          * - set SD bit in DEVCTRL udc register
 463          * - set PADEN (former OTGPADEN) bit in uoc register
 464          * - set APU bit in uoc register */
 465         if (sb->enable_USBP4_device) {
 466                 dev = dev_find_device(PCI_VENDOR_ID_AMD,
 467                                 PCI_DEVICE_ID_AMD_CS5536_UDC, 0);
 468                 if (dev) {
 469                         bar = (uint8_t *) pci_read_config32(dev,
 470                                         PCI_BASE_ADDRESS_0);
 471                         writel(readl(bar + UDCDEVCTL) | UDC_SD_SET,
 472                                bar + UDCDEVCTL);
 473
 474                 }
 475
 476                 dev = dev_find_device(PCI_VENDOR_ID_AMD,
 477                                 PCI_DEVICE_ID_AMD_CS5536_OTG, 0);
 478                 if (dev) {
 479                         bar = (uint8_t *) pci_read_config32(dev,
 480                                         PCI_BASE_ADDRESS_0);
 481                         writel(readl(bar + UOCCTL) | PADEN_SET, bar + UOCCTL);
 482                         writel(readl(bar + UOCCAP) | APU_SET, bar + UOCCAP);
 483                 }
 484         }
 485
 486         /* Disable virtual PCI UDC and OTG headers */
 487         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 488                         PCI_DEVICE_ID_AMD_CS5536_UDC, 0);
 489         if (dev) {
 490                 pci_write_config32(dev, 0x7C, 0xDEADBEEF);
 491         }
 492
 493         dev = dev_find_device(PCI_VENDOR_ID_AMD,
 494                         PCI_DEVICE_ID_AMD_CS5536_OTG, 0);
 495         if (dev) {
 496                 pci_write_config32(dev, 0x7C, 0xDEADBEEF);
 497         }
 498 }
 499
 500 /* ***************************************************************************/
 501 /* **/
 502 /* *    ChipsetInit */
 503 /*                      Called from northbridge init (Pre-VSA). */
 504 /* **/
 505 /* ***************************************************************************/
 506 void chipsetinit(void)
 507 {
 508         device_t dev;
 509         msr_t msr;
 510         uint32_t msrnum;
 511         struct southbridge_amd_cs5536_config *sb =
 512             (struct southbridge_amd_cs5536_config *)dev->chip_info;
 513         struct msrinit *csi;
 514
 515         post_code(P80_CHIPSET_INIT);
 516
 517         /* we hope NEVER to be in coreboot when S3 resumes
 518            if (! IsS3Resume()) */
 519         {
 520                 struct acpiinit *aci = acpi_init_table;
 521                 for (; aci->ioreg; aci++) {
 522                         outl(aci->regdata, aci->ioreg);
 523                         inl(aci->ioreg);
 524                 }
 525
 526                 pmChipsetInit();
 527         }
 528
 529         /* set hd IRQ */
 530         outl(GPIOL_2_SET, GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
 531         outl(GPIOL_2_SET, GPIO_IO_BASE + GPIOL_IN_AUX1_SELECT);
 532
 533         /*      Allow IO read and writes during a ATA DMA operation. */
 534         /*       This could be done in the HD rom but do it here for easier debugging. */
 535         msrnum = ATA_SB_GLD_MSR_ERR;
 536         msr = rdmsr(msrnum);
 537         msr.lo &= ~0x100;
 538         wrmsr(msrnum, msr);
 539
 540         /*      Enable Post Primary IDE. */
 541         msrnum = GLPCI_SB_CTRL;
 542         msr = rdmsr(msrnum);
 543         msr.lo |= GLPCI_CRTL_PPIDE_SET;
 544         wrmsr(msrnum, msr);
 545
 546         csi = SB_MASTER_CONF_TABLE;
 547         for (; csi->msrnum; csi++) {
 548                 msr.lo = csi->msr.lo;
 549                 msr.hi = csi->msr.hi;
 550                 wrmsr(csi->msrnum, msr);        // MSR - see table above
 551         }
 552
 553         /*      Flash BAR size Setup */
 554         printk_err("%sDoing ChipsetFlashSetup()\n",
 555                    sb->enable_ide_nand_flash == 1 ? "" : "Not ");
 556         if (sb->enable_ide_nand_flash == 1)
 557                 ChipsetFlashSetup();
 558
 559         /* */
 560         /*      Set up Hardware Clock Gating */
 561         /* */
 562         {
 563                 csi = CS5536_CLOCK_GATING_TABLE;
 564                 for (; csi->msrnum; csi++) {
 565                         msr.lo = csi->msr.lo;
 566                         msr.hi = csi->msr.hi;
 567                         wrmsr(csi->msrnum, msr);        // MSR - see table above
 568                 }
 569         }
 570 }
 571
 572 static void southbridge_init(struct device *dev)
 573 {
 574         struct southbridge_amd_cs5536_config *sb =
 575             (struct southbridge_amd_cs5536_config *)dev->chip_info;
 576         int i;
 577         /*
 578          * struct device *gpiodev;
 579          * unsigned short gpiobase = MDD_GPIO;
 580          */
 581
 582         printk_err("cs5536: %s\n", __func__);
 583         setup_i8259();
 584         lpc_init(sb);
 585         uarts_init(sb);
 586
 587         if (sb->enable_gpio_int_route) {
 588                 vrWrite((VRC_MISCELLANEOUS << 8) + PCI_INT_AB,
 589                         (sb->enable_gpio_int_route & 0xFFFF));
 590                 vrWrite((VRC_MISCELLANEOUS << 8) + PCI_INT_CD,
 591                         (sb->enable_gpio_int_route >> 16));
 592         }
 593
 594         printk_err("cs5536: %s: enable_ide_nand_flash is %d\n", __func__,
 595                    sb->enable_ide_nand_flash);
 596         if (sb->enable_ide_nand_flash == 1) {
 597                 enable_ide_nand_flash_header();
 598         }
 599
 600         enable_USB_port4(sb);
 601
 602         /* disable unwanted virtual PCI devices */
 603         for (i = 0; (i < MAX_UNWANTED_VPCI) && (0 != sb->unwanted_vpci[i]); i++) {
 604                 printk_debug("Disabling VPCI device: 0x%08X\n",
 605                              sb->unwanted_vpci[i]);
 606                 outl(sb->unwanted_vpci[i] + 0x7C, 0xCF8);
 607                 outl(0xDEADBEEF, 0xCFC);
 608         }
 609 }
 610
 611 static void southbridge_enable(struct device *dev)
 612 {
 613         printk_err("cs5536: %s: dev is %p\n", __func__, dev);
 614
 615 }
 616
 617 static void cs5536_pci_dev_enable_resources(device_t dev)
 618 {
 619         printk_err("cs5536: %s()\n", __func__);
 620         pci_dev_enable_resources(dev);
 621         enable_childrens_resources(dev);
 622 }
 623
 624 static struct device_operations southbridge_ops = {
 625         .read_resources = pci_dev_read_resources,
 626         .set_resources = pci_dev_set_resources,
 627         .enable_resources = cs5536_pci_dev_enable_resources,
 628         .init = southbridge_init,
 629 //      .enable                   = southbridge_enable,
 630         .scan_bus = scan_static_bus,
 631 };
 632
 633 static const struct pci_driver cs5536_pci_driver __pci_driver = {
 634         .ops = &southbridge_ops,
 635         .vendor = PCI_VENDOR_ID_AMD,
 636         .device = PCI_DEVICE_ID_AMD_CS5536_ISA
 637 };
 638
 639 struct chip_operations southbridge_amd_cs5536_ops = {
 640         CHIP_NAME("AMD Geode CS5536 Southbridge")
 641             /* This is only called when this device is listed in the
 642              * static device tree.
 643              */
 644             .enable_dev = southbridge_enable,
 645 };