src/northbridge/intel/i945/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include "chip.h"
  32 #include "i945.h"
  33
  34 static void ram_resource(device_t dev, unsigned long index, unsigned long basek,
  35                          unsigned long sizek)
  36 {
  37         struct resource *resource;
  38
  39         resource = new_resource(dev, index);
  40         resource->base = ((resource_t) basek) << 10;
  41         resource->size = ((resource_t) sizek) << 10;
  42         resource->flags = IORESOURCE_MEM | IORESOURCE_CACHEABLE |
  43             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  44 }
  45
  46 static void tolm_test(void *gp, struct device *dev, struct resource *new)
  47 {
  48         struct resource **best_p = gp;
  49         struct resource *best;
  50         best = *best_p;
  51         if (!best || (best->base > new->base)) {
  52                 best = new;
  53         }
  54         *best_p = best;
  55 }
  56
  57 static uint32_t find_pci_tolm(struct bus *bus)
  58 {
  59         struct resource *min;
  60         uint32_t tolm;
  61         min = 0;
  62         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test,
  63                              &min);
  64         tolm = 0xffffffffUL;
  65         if (min && tolm > min->base) {
  66                 tolm = min->base;
  67         }
  68         return tolm;
  69 }
  70
  71 #if CONFIG_HAVE_HIGH_TABLES==1
  72 #define HIGH_TABLES_SIZE 64     // maximum size of high tables in KB
  73 extern uint64_t high_tables_base, high_tables_size;
  74 #endif
  75 uint64_t uma_memory_base=0, uma_memory_size=0;
  76
  77 static void pci_domain_set_resources(device_t dev)
  78 {
  79         uint32_t pci_tolm;
  80         uint8_t tolud, reg8;
  81         uint16_t reg16;
  82         unsigned long long tomk;
  83
  84         pci_tolm = find_pci_tolm(&dev->link[0]);
  85
  86         printk_spew("Base of stolen memory: 0x%08x\n",
  87                     pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
  88
  89         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
  90         printk_spew("Top of Low Used DRAM: 0x%08x\n", tolud << 24);
  91
  92         tomk = tolud << 14;
  93
  94         /* Note: subtract IGD device and TSEG */
  95         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
  96         if (reg8 & 1) {
  97                 int tseg_size = 0;
  98                 printk_debug("TSEG decoded, subtracting ");
  99                 reg8 >>= 1;
 100                 reg8 &= 3;
 101                 switch (reg8) {
 102                 case 0:
 103                         tseg_size = 1024;
 104                         break;  /* TSEG = 1M */
 105                 case 1:
 106                         tseg_size = 2048;
 107                         break;  /* TSEG = 2M */
 108                 case 2:
 109                         tseg_size = 8192;
 110                         break;  /* TSEG = 8M */
 111                 }
 112
 113                 printk_debug("%dM\n", tseg_size >> 10);
 114                 tomk -= tseg_size;
 115         }
 116
 117         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 118         if (!(reg16 & 2)) {
 119                 int uma_size = 0;
 120                 printk_debug("IGD decoded, subtracting ");
 121                 reg16 >>= 4;
 122                 reg16 &= 7;
 123                 switch (reg16) {
 124                 case 1:
 125                         uma_size = 1024;
 126                         break;
 127                 case 3:
 128                         uma_size = 8192;
 129                         break;
 130                 }
 131
 132                 printk_debug("%dM UMA\n", uma_size >> 10);
 133                 tomk -= uma_size;
 134
 135                 /* For reserving UMA memory in the memory map */
 136                 uma_memory_base = tomk * 1024ULL;
 137                 uma_memory_size = uma_size * 1024ULL;
 138         }
 139
 140         /* The following needs to be 2 lines, otherwise the second
 141          * number is always 0
 142          */
 143         printk_info("Available memory: %dK", (uint32_t)tomk);
 144         printk_info(" (%dM)\n", (uint32_t)(tomk >> 10));
 145
 146         /* Report the memory regions */
 147         ram_resource(dev, 3, 0, 640);
 148         ram_resource(dev, 4, 768, (tomk - 768));
 149         if (tomk > 4 * 1024 * 1024) {
 150                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 151         }
 152
 153         assign_resources(&dev->link[0]);
 154
 155 #if CONFIG_HAVE_HIGH_TABLES==1
 156         /* Leave some space for ACPI, PIRQ and MP tables */
 157         high_tables_base = (tomk - HIGH_TABLES_SIZE) * 1024;
 158         high_tables_size = HIGH_TABLES_SIZE * 1024;
 159 #endif
 160 }
 161
 162         /* TODO We could determine how many PCIe busses we need in
 163          * the bar. For now that number is hardcoded to a max of 64.
 164          * See e7525/northbridge.c for an example.
 165          */
 166 static struct device_operations pci_domain_ops = {
 167         .read_resources   = pci_domain_read_resources,
 168         .set_resources    = pci_domain_set_resources,
 169         .enable_resources = enable_childrens_resources,
 170         .init             = 0,
 171         .scan_bus         = pci_domain_scan_bus,
 172 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 173         .ops_pci_bus      = &pci_ops_mmconf,
 174 #else
 175         .ops_pci_bus      = &pci_cf8_conf1,
 176 #endif
 177 };
 178
 179 static void mc_read_resources(device_t dev)
 180 {
 181         struct resource *resource;
 182
 183         pci_dev_read_resources(dev);
 184
 185         /* So, this is one of the big mysteries in the coreboot resource
 186          * allocator. This resource should make sure that the address space
 187          * of the PCIe memory mapped config space bar. But it does not.
 188          */
 189
 190         /* We use 0xcf as an unused index for our PCIe bar so that we find it again */
 191         resource = new_resource(dev, 0xcf);
 192         resource->base = DEFAULT_PCIEXBAR;
 193         resource->size = 64 * 1024 * 1024;      /* 64MB hard coded PCIe config space */
 194         resource->flags =
 195             IORESOURCE_MEM | IORESOURCE_FIXED | IORESOURCE_STORED |
 196             IORESOURCE_ASSIGNED;
 197         printk_debug("Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 198                      (unsigned long)(resource->base), (unsigned long)(resource->base + resource->size));
 199 }
 200
 201 static void mc_set_resources(device_t dev)
 202 {
 203         struct resource *resource, *last;
 204
 205         /* Report the PCIe BAR */
 206         last = &dev->resource[dev->resources];
 207         resource = find_resource(dev, 0xcf);
 208         if (resource) {
 209                 report_resource_stored(dev, resource, "<mmconfig>");
 210         }
 211
 212         /* And call the normal set_resources */
 213         pci_dev_set_resources(dev);
 214 }
 215
 216 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 217 {
 218         if (!vendor || !device) {
 219                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 220                                 pci_read_config32(dev, PCI_VENDOR_ID));
 221         } else {
 222                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 223                                 ((device & 0xffff) << 16) | (vendor & 0xffff));
 224         }
 225 }
 226
 227 static struct pci_operations intel_pci_ops = {
 228         .set_subsystem    = intel_set_subsystem,
 229 };
 230
 231 static struct device_operations mc_ops = {
 232         .read_resources   = mc_read_resources,
 233         .set_resources    = mc_set_resources,
 234         .enable_resources = pci_dev_enable_resources,
 235         .init             = 0,
 236         .scan_bus         = 0,
 237         .ops_pci          = &intel_pci_ops,
 238 };
 239
 240 static const struct pci_driver mc_driver __pci_driver = {
 241         .ops    = &mc_ops,
 242         .vendor = PCI_VENDOR_ID_INTEL,
 243         .device = 0x27a0,
 244 };
 245
 246 static void cpu_bus_init(device_t dev)
 247 {
 248         initialize_cpus(&dev->link[0]);
 249 }
 250
 251 static void cpu_bus_noop(device_t dev)
 252 {
 253 }
 254
 255 static struct device_operations cpu_bus_ops = {
 256         .read_resources   = cpu_bus_noop,
 257         .set_resources    = cpu_bus_noop,
 258         .enable_resources = cpu_bus_noop,
 259         .init             = cpu_bus_init,
 260         .scan_bus         = 0,
 261 };
 262
 263 static void enable_dev(device_t dev)
 264 {
 265         /* Set the operations if it is a special bus type */
 266         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 267                 dev->ops = &pci_domain_ops;
 268         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 269                 dev->ops = &cpu_bus_ops;
 270         }
 271 }
 272
 273 struct chip_operations northbridge_intel_i945_ops = {
 274         CHIP_NAME("Intel i945 Northbridge")
 275         .enable_dev = enable_dev,
 276 };