src/northbridge/intel/i945/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include "chip.h"
  32 #include "i945.h"
  33
  34 static void ram_resource(device_t dev, unsigned long index, unsigned long basek,
  35                          unsigned long sizek)
  36 {
  37         struct resource *resource;
  38
  39         resource = new_resource(dev, index);
  40         resource->base = ((resource_t) basek) << 10;
  41         resource->size = ((resource_t) sizek) << 10;
  42         resource->flags = IORESOURCE_MEM | IORESOURCE_CACHEABLE |
  43             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  44 }
  45
  46 static void pci_domain_read_resources(device_t dev)
  47 {
  48         struct resource *resource;
  49
  50         /* Initialize the system wide io space constraints */
  51         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(0, 0));
  52         resource->base = 0;
  53         resource->size = 0;
  54         resource->align = 0;
  55         resource->gran = 0;
  56         resource->limit = 0xffffUL;
  57         resource->flags =
  58             IORESOURCE_IO | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
  59
  60         /* Initialize the system wide memory resources constraints */
  61         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(1, 0));
  62         resource->base = 0;
  63         resource->size = 0;
  64         resource->align = 0;
  65         resource->gran = 0;
  66         resource->limit = 0xffffffffUL;
  67         resource->flags =
  68             IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
  69 }
  70
  71 static void tolm_test(void *gp, struct device *dev, struct resource *new)
  72 {
  73         struct resource **best_p = gp;
  74         struct resource *best;
  75         best = *best_p;
  76         if (!best || (best->base > new->base)) {
  77                 best = new;
  78         }
  79         *best_p = best;
  80 }
  81
  82 static uint32_t find_pci_tolm(struct bus *bus)
  83 {
  84         struct resource *min;
  85         uint32_t tolm;
  86         min = 0;
  87         search_bus_resources(bus, IORESOURCE_MEM, IORESOURCE_MEM, tolm_test,
  88                              &min);
  89         tolm = 0xffffffffUL;
  90         if (min && tolm > min->base) {
  91                 tolm = min->base;
  92         }
  93         return tolm;
  94 }
  95
  96 #if CONFIG_HAVE_HIGH_TABLES==1
  97 #define HIGH_TABLES_SIZE 64     // maximum size of high tables in KB
  98 extern uint64_t high_tables_base, high_tables_size;
  99 #endif
 100 uint64_t uma_memory_base=0, uma_memory_size=0;
 101
 102 static void pci_domain_set_resources(device_t dev)
 103 {
 104         uint32_t pci_tolm;
 105         uint8_t tolud, reg8;
 106         uint16_t reg16;
 107         unsigned long long tomk;
 108
 109         pci_tolm = find_pci_tolm(&dev->link[0]);
 110
 111         printk_spew("Base of stolen memory: 0x%08x\n",
 112                     pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
 113
 114         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
 115         printk_spew("Top of Low Used DRAM: 0x%08x\n", tolud << 24);
 116
 117         tomk = tolud << 14;
 118
 119         /* Note: subtract IGD device and TSEG */
 120         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
 121         if (reg8 & 1) {
 122                 int tseg_size = 0;
 123                 printk_debug("TSEG decoded, subtracting ");
 124                 reg8 >>= 1;
 125                 reg8 &= 3;
 126                 switch (reg8) {
 127                 case 0:
 128                         tseg_size = 1024;
 129                         break;  /* TSEG = 1M */
 130                 case 1:
 131                         tseg_size = 2048;
 132                         break;  /* TSEG = 2M */
 133                 case 2:
 134                         tseg_size = 8192;
 135                         break;  /* TSEG = 8M */
 136                 }
 137
 138                 printk_debug("%dM\n", tseg_size >> 10);
 139                 tomk -= tseg_size;
 140         }
 141
 142         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 143         if (!(reg16 & 2)) {
 144                 int uma_size = 0;
 145                 printk_debug("IGD decoded, subtracting ");
 146                 reg16 >>= 4;
 147                 reg16 &= 7;
 148                 switch (reg16) {
 149                 case 1:
 150                         uma_size = 1024;
 151                         break;
 152                 case 3:
 153                         uma_size = 8192;
 154                         break;
 155                 }
 156
 157                 printk_debug("%dM UMA\n", uma_size >> 10);
 158                 tomk -= uma_size;
 159
 160                 /* For reserving UMA memory in the memory map */
 161                 uma_memory_base = tomk * 1024ULL;
 162                 uma_memory_size = uma_size * 1024ULL;
 163         }
 164
 165         /* The following needs to be 2 lines, otherwise the second
 166          * number is always 0
 167          */
 168         printk_info("Available memory: %dK", (uint32_t)tomk);
 169         printk_info(" (%dM)\n", (uint32_t)(tomk >> 10));
 170
 171         /* Report the memory regions */
 172         ram_resource(dev, 3, 0, 640);
 173         ram_resource(dev, 4, 768, (tomk - 768));
 174         if (tomk > 4 * 1024 * 1024) {
 175                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 176         }
 177
 178         assign_resources(&dev->link[0]);
 179
 180 #if CONFIG_HAVE_HIGH_TABLES==1
 181         /* Leave some space for ACPI, PIRQ and MP tables */
 182         high_tables_base = (tomk - HIGH_TABLES_SIZE) * 1024;
 183         high_tables_size = HIGH_TABLES_SIZE * 1024;
 184 #endif
 185 }
 186
 187 static unsigned int pci_domain_scan_bus(device_t dev, unsigned int max)
 188 {
 189         max = pci_scan_bus(&dev->link[0], 0, 0xff, max);
 190         /* TODO We could determine how many PCIe busses we need in
 191          * the bar. For now that number is hardcoded to a max of 64.
 192          */
 193         return max;
 194 }
 195
 196 static struct device_operations pci_domain_ops = {
 197         .read_resources   = pci_domain_read_resources,
 198         .set_resources    = pci_domain_set_resources,
 199         .enable_resources = enable_childrens_resources,
 200         .init             = 0,
 201         .scan_bus         = pci_domain_scan_bus,
 202 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 203         .ops_pci_bus      = &pci_ops_mmconf,
 204 #else
 205         .ops_pci_bus      = &pci_cf8_conf1,
 206 #endif
 207 };
 208
 209 static void mc_read_resources(device_t dev)
 210 {
 211         struct resource *resource;
 212
 213         pci_dev_read_resources(dev);
 214
 215         /* So, this is one of the big mysteries in the coreboot resource
 216          * allocator. This resource should make sure that the address space
 217          * of the PCIe memory mapped config space bar. But it does not.
 218          */
 219
 220         /* We use 0xcf as an unused index for our PCIe bar so that we find it again */
 221         resource = new_resource(dev, 0xcf);
 222         resource->base = DEFAULT_PCIEXBAR;
 223         resource->size = 64 * 1024 * 1024;      /* 64MB hard coded PCIe config space */
 224         resource->flags =
 225             IORESOURCE_MEM | IORESOURCE_FIXED | IORESOURCE_STORED |
 226             IORESOURCE_ASSIGNED;
 227         printk_debug("Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 228                      (unsigned long)(resource->base), (unsigned long)(resource->base + resource->size));
 229 }
 230
 231 static void mc_set_resources(device_t dev)
 232 {
 233         struct resource *resource, *last;
 234
 235         /* Report the PCIe BAR */
 236         last = &dev->resource[dev->resources];
 237         resource = find_resource(dev, 0xcf);
 238         if (resource) {
 239                 report_resource_stored(dev, resource, "<mmconfig>");
 240         }
 241
 242         /* And call the normal set_resources */
 243         pci_dev_set_resources(dev);
 244 }
 245
 246 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 247 {
 248         if (!vendor || !device) {
 249                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 250                                 pci_read_config32(dev, PCI_VENDOR_ID));
 251         } else {
 252                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 253                                 ((device & 0xffff) << 16) | (vendor & 0xffff));
 254         }
 255 }
 256
 257 static struct pci_operations intel_pci_ops = {
 258         .set_subsystem    = intel_set_subsystem,
 259 };
 260
 261 static struct device_operations mc_ops = {
 262         .read_resources   = mc_read_resources,
 263         .set_resources    = mc_set_resources,
 264         .enable_resources = pci_dev_enable_resources,
 265         .init             = 0,
 266         .scan_bus         = 0,
 267         .ops_pci          = &intel_pci_ops,
 268 };
 269
 270 static const struct pci_driver mc_driver __pci_driver = {
 271         .ops    = &mc_ops,
 272         .vendor = PCI_VENDOR_ID_INTEL,
 273         .device = 0x27a0,
 274 };
 275
 276 static void cpu_bus_init(device_t dev)
 277 {
 278         initialize_cpus(&dev->link[0]);
 279 }
 280
 281 static void cpu_bus_noop(device_t dev)
 282 {
 283 }
 284
 285 static struct device_operations cpu_bus_ops = {
 286         .read_resources   = cpu_bus_noop,
 287         .set_resources    = cpu_bus_noop,
 288         .enable_resources = cpu_bus_noop,
 289         .init             = cpu_bus_init,
 290         .scan_bus         = 0,
 291 };
 292
 293 static void enable_dev(device_t dev)
 294 {
 295         /* Set the operations if it is a special bus type */
 296         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 297                 dev->ops = &pci_domain_ops;
 298         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 299                 dev->ops = &cpu_bus_ops;
 300         }
 301 }
 302
 303 struct chip_operations northbridge_intel_i945_ops = {
 304         CHIP_NAME("Intel i945 Northbridge")
 305         .enable_dev = enable_dev,
 306 };