src/northbridge/intel/i945/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <arch/io.h>
  22 #include <stdint.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <device/pci_ids.h>
  26 #include <device/hypertransport.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <boot/tables.h>
  32 #include <arch/acpi.h>
  33 #include "chip.h"
  34 #include "i945.h"
  35
  36 static int get_pcie_bar(u32 *base, u32 *len)
  37 {
  38         device_t dev;
  39         u32 pciexbar_reg;
  40
  41         *base = 0;
  42         *len = 0;
  43
  44         dev = dev_find_slot(0, PCI_DEVFN(0, 0));
  45         if (!dev)
  46                 return 0;
  47
  48         pciexbar_reg = pci_read_config32(dev, PCIEXBAR);
  49
  50         if (!(pciexbar_reg & (1 << 0)))
  51                 return 0;
  52
  53         switch ((pciexbar_reg >> 1) & 3) {
  54         case 0: // 256MB
  55                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28));
  56                 *len = 256 * 1024 * 1024;
  57                 return 1;
  58         case 1: // 128M
  59                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27));
  60                 *len = 128 * 1024 * 1024;
  61                 return 1;
  62         case 2: // 64M
  63                 *base = pciexbar_reg & ((1 << 31)|(1 << 30)|(1 << 29)|(1 << 28)|(1 << 27)|(1 << 26));
  64                 *len = 64 * 1024 * 1024;
  65                 return 1;
  66         }
  67
  68         return 0;
  69 }
  70
  71 /* IDG memory */
  72 uint64_t uma_memory_base=0, uma_memory_size=0;
  73
  74 static void add_fixed_resources(struct device *dev, int index)
  75 {
  76         struct resource *resource;
  77         u32 pcie_config_base, pcie_config_size;
  78
  79         printk(BIOS_DEBUG, "Adding UMA memory area\n");
  80         resource = new_resource(dev, index);
  81         resource->base = (resource_t) uma_memory_base;
  82         resource->size = (resource_t) uma_memory_size;
  83         resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  84             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  85
  86         if (get_pcie_bar(&pcie_config_base, &pcie_config_size)) {
  87                 printk(BIOS_DEBUG, "Adding PCIe config bar\n");
  88                 resource = new_resource(dev, index+1);
  89                 resource->base = (resource_t) pcie_config_base;
  90                 resource->size = (resource_t) pcie_config_size;
  91                 resource->flags = IORESOURCE_MEM | IORESOURCE_RESERVE |
  92                     IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
  93         }
  94 }
  95
  96 #if CONFIG_WRITE_HIGH_TABLES==1
  97 #include <cbmem.h>
  98 #endif
  99
 100 static void pci_domain_set_resources(device_t dev)
 101 {
 102         uint32_t pci_tolm;
 103         uint8_t tolud, reg8;
 104         uint16_t reg16;
 105         unsigned long long tomk;
 106
 107         /* Can we find out how much memory we can use at most
 108          * this way?
 109          */
 110         pci_tolm = find_pci_tolm(dev->link_list);
 111         printk(BIOS_DEBUG, "pci_tolm: 0x%x\n", pci_tolm);
 112
 113         printk(BIOS_SPEW, "Base of stolen memory: 0x%08x\n",
 114                     pci_read_config32(dev_find_slot(0, PCI_DEVFN(2, 0)), 0x5c));
 115
 116         tolud = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9c);
 117         printk(BIOS_SPEW, "Top of Low Used DRAM: 0x%08x\n", tolud << 24);
 118
 119         tomk = tolud << 14;
 120
 121         /* Note: subtract IGD device and TSEG */
 122         reg8 = pci_read_config8(dev_find_slot(0, PCI_DEVFN(0, 0)), 0x9e);
 123         if (reg8 & 1) {
 124                 int tseg_size = 0;
 125                 printk(BIOS_DEBUG, "TSEG decoded, subtracting ");
 126                 reg8 >>= 1;
 127                 reg8 &= 3;
 128                 switch (reg8) {
 129                 case 0:
 130                         tseg_size = 1024;
 131                         break;  /* TSEG = 1M */
 132                 case 1:
 133                         tseg_size = 2048;
 134                         break;  /* TSEG = 2M */
 135                 case 2:
 136                         tseg_size = 8192;
 137                         break;  /* TSEG = 8M */
 138                 }
 139
 140                 printk(BIOS_DEBUG, "%dM\n", tseg_size >> 10);
 141                 tomk -= tseg_size;
 142         }
 143
 144         reg16 = pci_read_config16(dev_find_slot(0, PCI_DEVFN(0, 0)), GGC);
 145         if (!(reg16 & 2)) {
 146                 int uma_size = 0;
 147                 printk(BIOS_DEBUG, "IGD decoded, subtracting ");
 148                 reg16 >>= 4;
 149                 reg16 &= 7;
 150                 switch (reg16) {
 151                 case 1:
 152                         uma_size = 1024;
 153                         break;
 154                 case 3:
 155                         uma_size = 8192;
 156                         break;
 157                 }
 158
 159                 printk(BIOS_DEBUG, "%dM UMA\n", uma_size >> 10);
 160                 tomk -= uma_size;
 161
 162                 /* For reserving UMA memory in the memory map */
 163                 uma_memory_base = tomk * 1024ULL;
 164                 uma_memory_size = uma_size * 1024ULL;
 165         }
 166
 167         /* The following needs to be 2 lines, otherwise the second
 168          * number is always 0
 169          */
 170         printk(BIOS_INFO, "Available memory: %dK", (uint32_t)tomk);
 171         printk(BIOS_INFO, " (%dM)\n", (uint32_t)(tomk >> 10));
 172
 173         /* Report the memory regions */
 174         ram_resource(dev, 3, 0, 640);
 175         ram_resource(dev, 4, 768, (tomk - 768));
 176         if (tomk > 4 * 1024 * 1024) {
 177                 ram_resource(dev, 5, 4096 * 1024, tomk - 4 * 1024 * 1024);
 178         }
 179
 180         add_fixed_resources(dev, 6);
 181
 182         assign_resources(dev->link_list);
 183
 184 #if CONFIG_WRITE_HIGH_TABLES==1
 185         /* Leave some space for ACPI, PIRQ and MP tables */
 186         high_tables_base = (tomk * 1024) - HIGH_MEMORY_SIZE;
 187         high_tables_size = HIGH_MEMORY_SIZE;
 188 #endif
 189 }
 190
 191         /* TODO We could determine how many PCIe busses we need in
 192          * the bar. For now that number is hardcoded to a max of 64.
 193          * See e7525/northbridge.c for an example.
 194          */
 195 static struct device_operations pci_domain_ops = {
 196         .read_resources   = pci_domain_read_resources,
 197         .set_resources    = pci_domain_set_resources,
 198         .enable_resources = NULL,
 199         .init             = NULL,
 200         .scan_bus         = pci_domain_scan_bus,
 201 #if CONFIG_MMCONF_SUPPORT_DEFAULT
 202         .ops_pci_bus      = &pci_ops_mmconf,
 203 #else
 204         .ops_pci_bus      = &pci_cf8_conf1,
 205 #endif
 206 };
 207
 208 static void mc_read_resources(device_t dev)
 209 {
 210         struct resource *resource;
 211
 212         pci_dev_read_resources(dev);
 213
 214         /* So, this is one of the big mysteries in the coreboot resource
 215          * allocator. This resource should make sure that the address space
 216          * of the PCIe memory mapped config space bar. But it does not.
 217          */
 218
 219         /* We use 0xcf as an unused index for our PCIe bar so that we find it again */
 220         resource = new_resource(dev, 0xcf);
 221         resource->base = DEFAULT_PCIEXBAR;
 222         resource->size = 64 * 1024 * 1024;      /* 64MB hard coded PCIe config space */
 223         resource->flags =
 224             IORESOURCE_MEM | IORESOURCE_FIXED | IORESOURCE_STORED |
 225             IORESOURCE_ASSIGNED;
 226         printk(BIOS_DEBUG, "Adding PCIe enhanced config space BAR 0x%08lx-0x%08lx.\n",
 227                      (unsigned long)(resource->base), (unsigned long)(resource->base + resource->size));
 228 }
 229
 230 static void mc_set_resources(device_t dev)
 231 {
 232         struct resource *resource;
 233
 234         /* Report the PCIe BAR */
 235         resource = find_resource(dev, 0xcf);
 236         if (resource) {
 237                 report_resource_stored(dev, resource, "<mmconfig>");
 238         }
 239
 240         /* And call the normal set_resources */
 241         pci_dev_set_resources(dev);
 242 }
 243
 244 static void intel_set_subsystem(device_t dev, unsigned vendor, unsigned device)
 245 {
 246         if (!vendor || !device) {
 247                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 248                                 pci_read_config32(dev, PCI_VENDOR_ID));
 249         } else {
 250                 pci_write_config32(dev, PCI_SUBSYSTEM_VENDOR_ID,
 251                                 ((device & 0xffff) << 16) | (vendor & 0xffff));
 252         }
 253 }
 254
 255 #if CONFIG_HAVE_ACPI_RESUME
 256 static void northbridge_init(struct device *dev)
 257 {
 258         switch (pci_read_config32(dev, SKPAD)) {
 259         case SKPAD_NORMAL_BOOT_MAGIC:
 260                 printk(BIOS_DEBUG, "Normal boot.\n");
 261                 acpi_slp_type=0;
 262                 break;
 263         case SKPAD_ACPI_S3_MAGIC:
 264                 printk(BIOS_DEBUG, "S3 Resume.\n");
 265                 acpi_slp_type=3;
 266                 break;
 267         default:
 268                 printk(BIOS_DEBUG, "Unknown boot method, assuming normal.\n");
 269                 acpi_slp_type=0;
 270                 break;
 271         }
 272 }
 273 #endif
 274
 275 static struct pci_operations intel_pci_ops = {
 276         .set_subsystem    = intel_set_subsystem,
 277 };
 278
 279 static struct device_operations mc_ops = {
 280         .read_resources   = mc_read_resources,
 281         .set_resources    = mc_set_resources,
 282         .enable_resources = pci_dev_enable_resources,
 283 #if CONFIG_HAVE_ACPI_RESUME
 284         .init             = northbridge_init,
 285 #endif
 286         .scan_bus         = 0,
 287         .ops_pci          = &intel_pci_ops,
 288 };
 289
 290 static const struct pci_driver mc_driver __pci_driver = {
 291         .ops    = &mc_ops,
 292         .vendor = PCI_VENDOR_ID_INTEL,
 293         .device = 0x27a0,
 294 };
 295
 296 static void cpu_bus_init(device_t dev)
 297 {
 298         initialize_cpus(dev->link_list);
 299 }
 300
 301 static void cpu_bus_noop(device_t dev)
 302 {
 303 }
 304
 305 static struct device_operations cpu_bus_ops = {
 306         .read_resources   = cpu_bus_noop,
 307         .set_resources    = cpu_bus_noop,
 308         .enable_resources = cpu_bus_noop,
 309         .init             = cpu_bus_init,
 310         .scan_bus         = 0,
 311 };
 312
 313 static void enable_dev(device_t dev)
 314 {
 315         /* Set the operations if it is a special bus type */
 316         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN) {
 317                 dev->ops = &pci_domain_ops;
 318         } else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER) {
 319                 dev->ops = &cpu_bus_ops;
 320         }
 321 }
 322
 323 struct chip_operations northbridge_intel_i945_ops = {
 324         CHIP_NAME("Intel i945 Northbridge")
 325         .enable_dev = enable_dev,
 326 };