src/northbridge/amd/lx/northbridge.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <console/console.h>
  22 #include <arch/io.h>
  23 #include <stdint.h>
  24 #include <device/device.h>
  25 #include <device/pci.h>
  26 #include <device/pci_ids.h>
  27 #include <stdlib.h>
  28 #include <string.h>
  29 #include <bitops.h>
  30 #include <cpu/cpu.h>
  31 #include <cpu/amd/lxdef.h>
  32 #include <cpu/x86/msr.h>
  33 #include <cpu/x86/cache.h>
  34 #include <cpu/amd/vr.h>
  35 #include <cpu/cpu.h>
  36 #include "chip.h"
  37 #include "northbridge.h"
  38 #include "../../../southbridge/amd/cs5536/cs5536.h"
  39
  40
  41 /* here is programming for the various MSRs.*/
  42 #define IM_QWAIT 0x100000
  43
  44 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */        /* in high */
  45 #define DMCF_SERIAL_LOAD_MISSES  (2)    /* enabled */
  46
  47 /* these are the 8-bit attributes for controlling RCONF registers */
  48 #define CACHE_DISABLE (1<<0)
  49 #define WRITE_ALLOCATE (1<<1)
  50 #define WRITE_PROTECT (1<<2)
  51 #define WRITE_THROUGH (1<<3)
  52 #define WRITE_COMBINE (1<<4)
  53 #define WRITE_SERIALIZE (1<<5)
  54
  55 /* ram has none of this stuff */
  56 #define RAM_PROPERTIES (0)
  57 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
  58 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_PROTECT|CACHE_DISABLE)
  59 #define MSR_WS_CD_DEFAULT (0x21212121)
  60
  61 /* 1810-1817 give you 8 registers with which to program protection regions */
  62 /* the are region configuration range registers, or RRCF */
  63 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
  64 /* so no left-shift needed for top or base */
  65 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
  66 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
  67
  68 /* build initializer for P2D MSR */
  69 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  70 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
  71 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  72 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
  73 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
  74 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
  75 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
  76
  77 #define BRIDGE_IO_MASK (IORESOURCE_IO | IORESOURCE_MEM)
  78
  79 extern void graphics_init(void);
  80 extern void cpubug(void);
  81 extern void chipsetinit(void);
  82 extern uint32_t get_systop(void);
  83
  84 void northbridge_init_early(void);
  85 void setup_realmode_idt(void);
  86 void do_vsmbios(void);
  87
  88 struct msr_defaults {
  89         int msr_no;
  90         msr_t msr;
  91 } msr_defaults[] = {
  92         {
  93                 0x1700, {
  94         .hi = 0,.lo = IM_QWAIT}}, {
  95                 0x1800, {
  96         .hi = DMCF_WRITE_SERIALIZE_REQUEST,.lo =
  97                             DMCF_SERIAL_LOAD_MISSES}},
  98             /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
  99             /* for 180a, for now, we assume VSM will configure it */
 100             /* 180b is left at reset value,a0000-bffff is non-cacheable */
 101             /* 180c, c0000-dffff is set to write serialize and non-cachable */
 102             /* oops, 180c will be set by cpu bug handling in cpubug.c */
 103             //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
 104             /* 180d is left at default, e0000-fffff is non-cached */
 105             /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
 106             /* we will not set 0x180f, the DMM,yet */
 107             //{0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
 108             //{0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
 109             //{0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
 110             //{0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
 111             /* now for GLPCI routing */
 112             /* GLIU0 */
 113             P2D_BM(MSR_GLIU0_BASE1, 0x1, 0x0, 0x0, 0xfff80),
 114             P2D_BM(MSR_GLIU0_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
 115             P2D_SC(MSR_GLIU0_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000),
 116             /* GLIU1 */
 117             P2D_BM(MSR_GLIU1_BASE1, 0x1, 0x0, 0x0, 0xfff80),
 118             P2D_BM(MSR_GLIU1_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
 119             P2D_SC(MSR_GLIU1_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000), {
 120         0}
 121 };
 122
 123 /* Print the platform configuration - do before PCI init or it will not
 124  * work right.
 125  */
 126 void print_conf(void)
 127 {
 128 #if DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
 129         int i;
 130         unsigned long iol;
 131         msr_t msr;
 132
 133         int cpu_msr_defs[] = { CPU_BC_L2_CONF, CPU_IM_CONFIG, CPU_DM_CONFIG0,
 134                 CPU_RCONF_DEFAULT, CPU_RCONF_BYPASS, CPU_RCONF_A0_BF,
 135                 CPU_RCONF_C0_DF, CPU_RCONF_E0_FF, CPU_RCONF_SMM, CPU_RCONF_DMM,
 136                 GLCP_DELAY_CONTROLS, GL_END
 137         };
 138
 139         int gliu0_msr_defs[] = { MSR_GLIU0_BASE1, MSR_GLIU0_BASE2,
 140                 MSR_GLIU0_BASE4, MSR_GLIU0_BASE5, MSR_GLIU0_BASE6,
 141                 GLIU0_P2D_BMO_0, GLIU0_P2D_BMO_1, MSR_GLIU0_SYSMEM,
 142                 GLIU0_P2D_RO_0, GLIU0_P2D_RO_1, GLIU0_P2D_RO_2,
 143                 MSR_GLIU0_SHADOW, GLIU0_IOD_BM_0, GLIU0_IOD_BM_1,
 144                 GLIU0_IOD_BM_2, GLIU0_IOD_SC_0, GLIU0_IOD_SC_1, GLIU0_IOD_SC_2,
 145                 GLIU0_IOD_SC_3, GLIU0_IOD_SC_4, GLIU0_IOD_SC_5,
 146                 GLIU0_GLD_MSR_COH, GL_END
 147         };
 148
 149         int gliu1_msr_defs[] = { MSR_GLIU1_BASE1, MSR_GLIU1_BASE2,
 150                 MSR_GLIU1_BASE3, MSR_GLIU1_BASE4, MSR_GLIU1_BASE5,
 151                 MSR_GLIU1_BASE6, MSR_GLIU1_BASE7, MSR_GLIU1_BASE8,
 152                 MSR_GLIU1_BASE9, MSR_GLIU1_BASE10, GLIU1_P2D_R_0,
 153                 GLIU1_P2D_R_1, GLIU1_P2D_R_2, GLIU1_P2D_R_3, MSR_GLIU1_SHADOW,
 154                 GLIU1_IOD_BM_0, GLIU1_IOD_BM_1, GLIU1_IOD_BM_2, GLIU1_IOD_SC_0,
 155                 GLIU1_IOD_SC_1, GLIU1_IOD_SC_2, GLIU1_IOD_SC_3,
 156                 GLIU1_GLD_MSR_COH, GL_END
 157         };
 158
 159         int rconf_msr[] = { CPU_RCONF0, CPU_RCONF1, CPU_RCONF2, CPU_RCONF3,
 160                 CPU_RCONF4, CPU_RCONF5, CPU_RCONF6, CPU_RCONF7, GL_END
 161         };
 162
 163         int cs5536_msr[] = { MDD_LBAR_GPIO, MDD_LBAR_FLSH0, MDD_LBAR_FLSH1,
 164                 MDD_LEG_IO, MDD_PIN_OPT, MDD_IRQM_ZLOW, MDD_IRQM_ZHIGH,
 165                 MDD_IRQM_PRIM, GL_END
 166         };
 167
 168         int pci_msr[] = { GLPCI_CTRL, GLPCI_ARB, GLPCI_REN, GLPCI_A0_BF,
 169                 GLPCI_C0_DF, GLPCI_E0_FF, GLPCI_RC0, GLPCI_RC1, GLPCI_RC2,
 170                 GLPCI_RC3, GLPCI_ExtMSR, GLPCI_SPARE, GL_END
 171         };
 172
 173         int dma_msr[] = { MDD_DMA_MAP, MDD_DMA_SHAD1, MDD_DMA_SHAD2,
 174                 MDD_DMA_SHAD3, MDD_DMA_SHAD4, MDD_DMA_SHAD5, MDD_DMA_SHAD6,
 175                 MDD_DMA_SHAD7, MDD_DMA_SHAD8, MDD_DMA_SHAD9, GL_END
 176         };
 177
 178         printk_debug("---------- CPU ------------\n");
 179
 180         for (i = 0; cpu_msr_defs[i] != GL_END; i++) {
 181                 msr = rdmsr(cpu_msr_defs[i]);
 182                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n",
 183                              cpu_msr_defs[i], msr.hi, msr.lo);
 184         }
 185
 186         printk_debug("---------- GLIU 0 ------------\n");
 187
 188         for (i = 0; gliu0_msr_defs[i] != GL_END; i++) {
 189                 msr = rdmsr(gliu0_msr_defs[i]);
 190                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n",
 191                              gliu0_msr_defs[i], msr.hi, msr.lo);
 192         }
 193
 194         printk_debug("---------- GLIU 1 ------------\n");
 195
 196         for (i = 0; gliu1_msr_defs[i] != GL_END; i++) {
 197                 msr = rdmsr(gliu1_msr_defs[i]);
 198                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n",
 199                              gliu1_msr_defs[i], msr.hi, msr.lo);
 200         }
 201
 202         printk_debug("---------- RCONF ------------\n");
 203
 204         for (i = 0; rconf_msr[i] != GL_END; i++) {
 205                 msr = rdmsr(rconf_msr[i]);
 206                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", rconf_msr[i],
 207                              msr.hi, msr.lo);
 208         }
 209
 210         printk_debug("---------- VARIA ------------\n");
 211         msr = rdmsr(0x51300010);
 212         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51300010, msr.hi,
 213                      msr.lo);
 214
 215         msr = rdmsr(0x51400015);
 216         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51400015, msr.hi,
 217                      msr.lo);
 218
 219         printk_debug("---------- DIVIL IRQ ------------\n");
 220         msr = rdmsr(MDD_IRQM_YLOW);
 221         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YLOW, msr.hi,
 222                      msr.lo);
 223         msr = rdmsr(MDD_IRQM_YHIGH);
 224         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YHIGH,
 225                      msr.hi, msr.lo);
 226         msr = rdmsr(MDD_IRQM_ZLOW);
 227         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZLOW, msr.hi,
 228                      msr.lo);
 229         msr = rdmsr(MDD_IRQM_ZHIGH);
 230         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZHIGH,
 231                      msr.hi, msr.lo);
 232
 233         printk_debug("---------- PCI ------------\n");
 234
 235         for (i = 0; pci_msr[i] != GL_END; i++) {
 236                 msr = rdmsr(pci_msr[i]);
 237                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", pci_msr[i],
 238                              msr.hi, msr.lo);
 239         }
 240
 241         printk_debug("---------- LPC/UART DMA ------------\n");
 242
 243         for (i = 0; dma_msr[i] != GL_END; i++) {
 244                 msr = rdmsr(dma_msr[i]);
 245                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", dma_msr[i],
 246                              msr.hi, msr.lo);
 247         }
 248
 249         printk_debug("---------- CS5536 ------------\n");
 250
 251         for (i = 0; cs5536_msr[i] != GL_END; i++) {
 252                 msr = rdmsr(cs5536_msr[i]);
 253                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", cs5536_msr[i],
 254                              msr.hi, msr.lo);
 255         }
 256
 257         iol = inl(GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
 258         printk_debug("IOR 0x%08X is now 0x%08X\n",
 259                      GPIO_IO_BASE + GPIOL_INPUT_ENABLE, iol);
 260         iol = inl(GPIOL_EVENTS_ENABLE);
 261         printk_debug("IOR 0x%08X is now 0x%08X\n",
 262                      GPIO_IO_BASE + GPIOL_EVENTS_ENABLE, iol);
 263         iol = inl(GPIOL_INPUT_INVERT_ENABLE);
 264         printk_debug("IOR 0x%08X is now 0x%08X\n",
 265                      GPIO_IO_BASE + GPIOL_INPUT_INVERT_ENABLE, iol);
 266         iol = inl(GPIO_MAPPER_X);
 267         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIO_IO_BASE + GPIO_MAPPER_X,
 268                      iol);
 269 #endif                          //DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
 270 }
 271
 272 /* todo: add a resource record. We don't do this here because this may be called when
 273   * very little of the platform is actually working.
 274   */
 275 int sizeram(void)
 276 {
 277         msr_t msr;
 278         int sizem = 0;
 279         unsigned short dimm;
 280
 281         /* Get the RAM size from the memory controller as calculated and set by auto_size_dimm() */
 282         msr = rdmsr(MC_CF07_DATA);
 283         printk_debug("sizeram: _MSR MC_CF07_DATA: %08x:%08x\n", msr.hi, msr.lo);
 284
 285         /* dimm 0 */
 286         dimm = msr.hi;
 287         /* installed? */
 288         if ((dimm & 7) != 7) {
 289                 sizem = 4 << ((dimm >> 12) & 0x0F); /* 1:8MB, 2:16MB, 3:32MB, 4:64MB, ... 7:512MB, 8:1GB */
 290         }
 291
 292         /* dimm 1 */
 293         dimm = msr.hi >> 16;
 294         /* installed? */
 295         if ((dimm & 7) != 7) {
 296                 sizem += 4 << ((dimm >> 12) & 0x0F); /* 1:8MB, 2:16MB, 3:32MB, 4:64MB, ... 7:512MB, 8:1GB */
 297         }
 298
 299         printk_debug("sizeram: sizem 0x%xMB\n", sizem);
 300         return sizem;
 301 }
 302
 303 static void enable_shadow(device_t dev)
 304 {
 305 }
 306
 307 static void northbridge_init(device_t dev)
 308 {
 309         //msr_t msr;
 310
 311         printk_spew(">> Entering northbridge.c: %s\n", __func__);
 312
 313         enable_shadow(dev);
 314         /*
 315          * Swiss cheese
 316          */
 317         //msr = rdmsr(MSR_GLIU0_SHADOW);
 318
 319         //msr.hi |= 0x3;
 320         //msr.lo |= 0x30000;
 321
 322         //printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU0_SHADOW, msr.hi, msr.lo);
 323         //printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU1_SHADOW, msr.hi, msr.lo);
 324 }
 325
 326 void northbridge_set_resources(struct device *dev)
 327 {
 328         struct resource *resource, *last;
 329         unsigned link;
 330         uint8_t line;
 331
 332         last = &dev->resource[dev->resources];
 333
 334         for (resource = &dev->resource[0]; resource < last; resource++) {
 335
 336                 // andrei: do not change the base address, it will make the VSA virtual registers unusable
 337                 //pci_set_resource(dev, resource);
 338                 // FIXME: static allocation may conflict with dynamic mappings!
 339         }
 340
 341         for (link = 0; link < dev->links; link++) {
 342                 struct bus *bus;
 343                 bus = &dev->link[link];
 344                 if (bus->children) {
 345                         printk_debug
 346                             ("my_dev_set_resources: assign_resources %d\n",
 347                              bus);
 348                         assign_resources(bus);
 349                 }
 350         }
 351
 352         /* set a default latency timer */
 353         pci_write_config8(dev, PCI_LATENCY_TIMER, 0x40);
 354
 355         /* set a default secondary latency timer */
 356         if ((dev->hdr_type & 0x7f) == PCI_HEADER_TYPE_BRIDGE) {
 357                 pci_write_config8(dev, PCI_SEC_LATENCY_TIMER, 0x40);
 358         }
 359
 360         /* zero the irq settings */
 361         line = pci_read_config8(dev, PCI_INTERRUPT_PIN);
 362         if (line) {
 363                 pci_write_config8(dev, PCI_INTERRUPT_LINE, 0);
 364         }
 365
 366         /* set the cache line size, so far 64 bytes is good for everyone */
 367         pci_write_config8(dev, PCI_CACHE_LINE_SIZE, 64 >> 2);
 368 }
 369
 370 static struct device_operations northbridge_operations = {
 371         .read_resources = pci_dev_read_resources,
 372         .set_resources = northbridge_set_resources,
 373         .enable_resources = pci_dev_enable_resources,
 374         .init = northbridge_init,
 375         .enable = 0,
 376         .ops_pci = 0,
 377 };
 378
 379 static const struct pci_driver northbridge_driver __pci_driver = {
 380         .ops = &northbridge_operations,
 381         .vendor = PCI_VENDOR_ID_AMD,
 382         .device = PCI_DEVICE_ID_AMD_LXBRIDGE,
 383 };
 384
 385 static void pci_domain_read_resources(device_t dev)
 386 {
 387         struct resource *resource;
 388         printk_spew(">> Entering northbridge.c: %s\n", __func__);
 389
 390         /* Initialize the system wide io space constraints */
 391         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(0, 0));
 392         resource->limit = 0xffffUL;
 393         resource->flags =
 394             IORESOURCE_IO | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 395
 396         /* Initialize the system wide memory resources constraints */
 397         resource = new_resource(dev, IOINDEX_SUBTRACTIVE(1, 0));
 398         resource->limit = 0xffffffffULL;
 399         resource->flags =
 400             IORESOURCE_MEM | IORESOURCE_SUBTRACTIVE | IORESOURCE_ASSIGNED;
 401 }
 402
 403 static void ram_resource(device_t dev, unsigned long index,
 404                          unsigned long basek, unsigned long sizek)
 405 {
 406         struct resource *resource;
 407
 408         if (!sizek)
 409                 return;
 410
 411         resource = new_resource(dev, index);
 412         resource->base = ((resource_t) basek) << 10;
 413         resource->size = ((resource_t) sizek) << 10;
 414         resource->flags = IORESOURCE_MEM | IORESOURCE_CACHEABLE |
 415             IORESOURCE_FIXED | IORESOURCE_STORED | IORESOURCE_ASSIGNED;
 416 }
 417
 418 static void pci_domain_set_resources(device_t dev)
 419 {
 420         int idx;
 421         device_t mc_dev;
 422
 423         printk_spew(">> Entering northbridge.c: %s\n", __func__);
 424
 425         mc_dev = dev->link[0].children;
 426         if (mc_dev) {
 427                 /* Report the memory regions */
 428                 idx = 10;
 429                 ram_resource(dev, idx++, 0, 640);
 430                 ram_resource(dev, idx++, 1024, (get_systop() - 0x100000) / 1024);       // Systop - 1 MB -> KB
 431         }
 432
 433         assign_resources(&dev->link[0]);
 434 }
 435
 436 static void pci_domain_enable(device_t dev)
 437 {
 438
 439         printk_spew(">> Entering northbridge.c: %s\n", __func__);
 440
 441         // do this here for now -- this chip really breaks our device model
 442         northbridge_init_early();
 443         cpubug();
 444         chipsetinit();
 445
 446         setup_realmode_idt();
 447
 448         printk_debug("Before VSA:\n");
 449         // print_conf();
 450
 451         do_vsmbios();           // do the magic stuff here, so prepare your tambourine ;)
 452
 453         printk_debug("After VSA:\n");
 454         // print_conf();
 455
 456         graphics_init();
 457         pci_set_method(dev);
 458 }
 459
 460 static unsigned int pci_domain_scan_bus(device_t dev, unsigned int max)
 461 {
 462         printk_spew(">> Entering northbridge.c: %s\n", __func__);
 463
 464         max = pci_scan_bus(&dev->link[0], PCI_DEVFN(0, 0), 0xff, max);
 465         return max;
 466 }
 467
 468 static struct device_operations pci_domain_ops = {
 469         .read_resources = pci_domain_read_resources,
 470         .set_resources = pci_domain_set_resources,
 471         .enable_resources = enable_childrens_resources,
 472         .scan_bus = pci_domain_scan_bus,
 473         .enable = pci_domain_enable,
 474 };
 475
 476 static void cpu_bus_init(device_t dev)
 477 {
 478         printk_spew(">> Entering northbridge.c: %s\n", __func__);
 479
 480         initialize_cpus(&dev->link[0]);
 481 }
 482
 483 static void cpu_bus_noop(device_t dev)
 484 {
 485 }
 486
 487 static struct device_operations cpu_bus_ops = {
 488         .read_resources = cpu_bus_noop,
 489         .set_resources = cpu_bus_noop,
 490         .enable_resources = cpu_bus_noop,
 491         .init = cpu_bus_init,
 492         .scan_bus = 0,
 493 };
 494
 495 static void enable_dev(struct device *dev)
 496 {
 497         printk_spew(">> Entering northbridge.c: %s with path %d\n",
 498                     __func__, dev->path.type);
 499
 500         /* Set the operations if it is a special bus type */
 501         if (dev->path.type == DEVICE_PATH_PCI_DOMAIN)
 502                 dev->ops = &pci_domain_ops;
 503         else if (dev->path.type == DEVICE_PATH_APIC_CLUSTER)
 504                 dev->ops = &cpu_bus_ops;
 505 }
 506
 507 struct chip_operations northbridge_amd_lx_ops = {
 508         CHIP_NAME("AMD LX Northbridge")
 509             .enable_dev = enable_dev,
 510 };