src/mainboard/tyan/s2912_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <lib.h>
  36 #include <spd.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "southbridge/nvidia/mcp55/early_smbus.c"
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include "cpu/amd/model_10xxx/apic_timer.c"
  42 #include "lib/delay.c"
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdfam10/reset_test.c"
  45 #include "superio/winbond/w83627hf/early_serial.c"
  46 #include "superio/winbond/w83627hf/early_init.c"
  47 #include "cpu/x86/bist.h"
  48 #include "northbridge/amd/amdfam10/debug.c"
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  51 #include "southbridge/nvidia/mcp55/early_ctrl.c"
  52
  53 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  54
  55 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  56
  57 static inline int spd_read_byte(unsigned device, unsigned address)
  58 {
  59         return smbus_read_byte(device, address);
  60 }
  61
  62 #include "northbridge/amd/amdfam10/amdfam10.h"
  63 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  64 #include "northbridge/amd/amdfam10/pci.c"
  65 #include "resourcemap.c"
  66 #include "cpu/amd/quadcore/quadcore.c"
  67
  68 #define MCP55_MB_SETUP \
  69         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  70         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  71         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  72         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  73         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  74         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  75
  76 #include "southbridge/nvidia/mcp55/early_setup_ss.h"
  77 #include "southbridge/nvidia/mcp55/early_setup_car.c"
  78 #include "cpu/amd/car/post_cache_as_ram.c"
  79 #include "cpu/amd/microcode/microcode.c"
  80
  81 #if CONFIG_UPDATE_CPU_MICROCODE
  82 #include "cpu/amd/model_10xxx/update_microcode.c"
  83 #endif
  84
  85 #include "cpu/amd/model_10xxx/init_cpus.c"
  86 #include "northbridge/amd/amdfam10/early_ht.c"
  87
  88 static void sio_setup(void)
  89 {
  90         uint32_t dword;
  91         uint8_t byte;
  92
  93         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
  94         byte |= 0x20;
  95         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
  96
  97         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
  98         /*serial 0 */
  99         dword |= (1<<0);
 100         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 101
 102         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 103         dword |= (1<<16);
 104         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 105 }
 106
 107 static const u8 spd_addr[] = {
 108         //first node
 109         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 110 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 111         //second node
 112         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 113 #endif
 114 };
 115
 116 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 117 {
 118         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 119
 120         u32 bsp_apicid = 0, val, wants_reset;
 121         msr_t msr;
 122
 123         if (!cpu_init_detectedx && boot_cpu()) {
 124                 /* Nothing special needs to be done to find bus 0 */
 125                 /* Allow the HT devices to be found */
 126                 set_bsp_node_CHtExtNodeCfgEn();
 127                 enumerate_ht_chain();
 128                 sio_setup();
 129         }
 130
 131         post_code(0x30);
 132
 133         if (bist == 0)
 134                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 135
 136         post_code(0x32);
 137
 138         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 139         console_init();
 140
 141         /* Halt if there was a built in self test failure */
 142         report_bist_failure(bist);
 143
 144         val = cpuid_eax(1);
 145         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 146         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 147         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 148         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 149
 150         /* Setup sysinfo defaults */
 151         set_sysinfo_in_ram(0);
 152
 153 #if CONFIG_UPDATE_CPU_MICROCODE
 154         update_microcode(val);
 155 #endif
 156         post_code(0x33);
 157
 158         cpuSetAMDMSR();
 159         post_code(0x34);
 160
 161         amd_ht_init(sysinfo);
 162         post_code(0x35);
 163
 164         /* Setup nodes PCI space and start core 0 AP init. */
 165         finalize_node_setup(sysinfo);
 166
 167         /* Setup any mainboard PCI settings etc. */
 168         setup_mb_resource_map();
 169         post_code(0x36);
 170
 171         /* wait for all the APs core0 started by finalize_node_setup. */
 172         /* FIXME: A bunch of cores are going to start output to serial at once.
 173          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 174          * I think it could be done by putting the spinlock flag in the cache
 175          * of the BSP located right after sysinfo.
 176          */
 177         wait_all_core0_started();
 178
 179 #if CONFIG_LOGICAL_CPUS==1
 180         /* Core0 on each node is configured. Now setup any additional cores. */
 181         printk(BIOS_DEBUG, "start_other_cores()\n");
 182         start_other_cores();
 183         post_code(0x37);
 184         wait_all_other_cores_started(bsp_apicid);
 185 #endif
 186
 187         post_code(0x38);
 188
 189 #if CONFIG_SET_FIDVID
 190         msr = rdmsr(0xc0010071);
 191         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 192
 193         /* FIXME: The sb fid change may survive the warm reset and only
 194          * need to be done once.*/
 195         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 196
 197         post_code(0x39);
 198
 199         if (!warm_reset_detect(0)) {                    // BSP is node 0
 200                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 201         } else {
 202                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 203         }
 204
 205         post_code(0x3A);
 206
 207         /* show final fid and vid */
 208         msr=rdmsr(0xc0010071);
 209         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 210 #endif
 211
 212         init_timer(); // Need to use TMICT to synconize FID/VID
 213
 214         wants_reset = mcp55_early_setup_x();
 215
 216         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 217         if (!warm_reset_detect(0)) {
 218                 print_info("...WARM RESET...\n\n\n");
 219                 soft_reset();
 220                 die("After soft_reset_x - shouldn't see this message!!!\n");
 221         }
 222
 223         if (wants_reset)
 224                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 225
 226         post_code(0x3B);
 227
 228         /* It's the time to set ctrl in sysinfo now; */
 229         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 230         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 231         post_code(0x3D);
 232
 233         printk(BIOS_DEBUG, "enable_smbus()\n");
 234         enable_smbus();
 235
 236         post_code(0x40);
 237
 238         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 239         raminit_amdmct(sysinfo);
 240         post_code(0x41);
 241
 242         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 243         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 244         post_code(0x43);        // Should never see this post code.
 245 }
 246
 247 /**
 248  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 249  * Description:
 250  *      This routine is called every time a non-coherent chain is processed.
 251  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 252  *      swap list. The first part of the list controls the BUID assignment and the
 253  *      second part of the list provides the device to device linking.  Device orientation
 254  *      can be detected automatically, or explicitly.  See documentation for more details.
 255  *
 256  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 257  *      based on each device's unit count.
 258  *
 259  * Parameters:
 260  *      @param[in]  u8  node    = The node on which this chain is located
 261  *      @param[in]  u8  link    = The link on the host for this chain
 262  *      @param[out] u8** list   = supply a pointer to a list
 263  *      @param[out] BOOL result = true to use a manual list
 264  *                                false to initialize the link automatically
 265  */
 266 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 267 {
 268         static const u8 swaplist[] = { 0xFF, CONFIG_HT_CHAIN_UNITID_BASE, CONFIG_HT_CHAIN_END_UNITID_BASE, 0xFF };
 269         /* If the BUID was adjusted in early_ht we need to do the manual override */
 270         if ((CONFIG_HT_CHAIN_UNITID_BASE != 0) && (CONFIG_HT_CHAIN_END_UNITID_BASE != 0)) {
 271                 printk(BIOS_DEBUG, "AMD_CB_ManualBUIDSwapList()\n");
 272                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 273                         *List = swaplist;
 274                         return 1;
 275                 }
 276         }
 277
 278         return 0;
 279 }