src/mainboard/tyan/s2912_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <lib.h>
  36 #include <spd.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "southbridge/nvidia/mcp55/early_smbus.c"
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include "cpu/amd/model_10xxx/apic_timer.c"
  42 #include "lib/delay.c"
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdfam10/reset_test.c"
  45 #include "superio/winbond/w83627hf/early_serial.c"
  46 #include "superio/winbond/w83627hf/early_init.c"
  47 #include "cpu/x86/bist.h"
  48 #include "northbridge/amd/amdfam10/debug.c"
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  51 #include "southbridge/nvidia/mcp55/early_ctrl.c"
  52
  53 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  54
  55 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  56
  57 static inline int spd_read_byte(unsigned device, unsigned address)
  58 {
  59         return smbus_read_byte(device, address);
  60 }
  61
  62 #include "northbridge/amd/amdfam10/amdfam10.h"
  63 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  64 #include "northbridge/amd/amdfam10/pci.c"
  65 #include "resourcemap.c"
  66 #include "cpu/amd/quadcore/quadcore.c"
  67
  68 #define MCP55_MB_SETUP \
  69         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  70         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  71         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  72         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  73         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  74         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  75
  76 #include "southbridge/nvidia/mcp55/early_setup_ss.h"
  77 #include "southbridge/nvidia/mcp55/early_setup_car.c"
  78 #include "cpu/amd/car/post_cache_as_ram.c"
  79 #include "cpu/amd/microcode/microcode.c"
  80
  81 #if CONFIG_UPDATE_CPU_MICROCODE
  82 #include "cpu/amd/model_10xxx/update_microcode.c"
  83 #endif
  84
  85 #include "cpu/amd/model_10xxx/init_cpus.c"
  86 #include "northbridge/amd/amdfam10/early_ht.c"
  87
  88 static void sio_setup(void)
  89 {
  90         uint32_t dword;
  91         uint8_t byte;
  92
  93         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
  94         byte |= 0x20;
  95         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
  96
  97         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
  98         /*serial 0 */
  99         dword |= (1<<0);
 100         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 101
 102         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 103         dword |= (1<<16);
 104         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 105 }
 106
 107 static const u8 spd_addr[] = {
 108         //first node
 109         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 110 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 111         //second node
 112         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 113 #endif
 114 };
 115
 116 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 117 {
 118         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 119
 120         u32 bsp_apicid = 0, val, wants_reset;
 121         msr_t msr;
 122
 123         if (!cpu_init_detectedx && boot_cpu()) {
 124                 /* Nothing special needs to be done to find bus 0 */
 125                 /* Allow the HT devices to be found */
 126                 set_bsp_node_CHtExtNodeCfgEn();
 127                 enumerate_ht_chain();
 128                 sio_setup();
 129         }
 130
 131         post_code(0x30);
 132
 133         if (bist == 0)
 134                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 135
 136         post_code(0x32);
 137
 138         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 139         uart_init();
 140         console_init();
 141         printk(BIOS_DEBUG, "\n");
 142
 143         /* Halt if there was a built in self test failure */
 144         report_bist_failure(bist);
 145
 146 #if CONFIG_USBDEBUG
 147         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 148         early_usbdebug_init();
 149 #endif
 150
 151         val = cpuid_eax(1);
 152         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 153         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 154         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 155         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 156
 157         /* Setup sysinfo defaults */
 158         set_sysinfo_in_ram(0);
 159
 160 #if CONFIG_UPDATE_CPU_MICROCODE
 161         update_microcode(val);
 162 #endif
 163         post_code(0x33);
 164
 165         cpuSetAMDMSR();
 166         post_code(0x34);
 167
 168         amd_ht_init(sysinfo);
 169         post_code(0x35);
 170
 171         /* Setup nodes PCI space and start core 0 AP init. */
 172         finalize_node_setup(sysinfo);
 173
 174         /* Setup any mainboard PCI settings etc. */
 175         setup_mb_resource_map();
 176         post_code(0x36);
 177
 178         /* wait for all the APs core0 started by finalize_node_setup. */
 179         /* FIXME: A bunch of cores are going to start output to serial at once.
 180          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 181          * I think it could be done by putting the spinlock flag in the cache
 182          * of the BSP located right after sysinfo.
 183          */
 184         wait_all_core0_started();
 185
 186 #if CONFIG_LOGICAL_CPUS==1
 187         /* Core0 on each node is configured. Now setup any additional cores. */
 188         printk(BIOS_DEBUG, "start_other_cores()\n");
 189         start_other_cores();
 190         post_code(0x37);
 191         wait_all_other_cores_started(bsp_apicid);
 192 #endif
 193
 194         post_code(0x38);
 195
 196 #if CONFIG_SET_FIDVID
 197         msr = rdmsr(0xc0010071);
 198         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 199
 200         /* FIXME: The sb fid change may survive the warm reset and only
 201          * need to be done once.*/
 202         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 203
 204         post_code(0x39);
 205
 206         if (!warm_reset_detect(0)) {                    // BSP is node 0
 207                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 208         } else {
 209                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 210         }
 211
 212         post_code(0x3A);
 213
 214         /* show final fid and vid */
 215         msr=rdmsr(0xc0010071);
 216         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 217 #endif
 218
 219         init_timer(); // Need to use TMICT to synconize FID/VID
 220
 221         wants_reset = mcp55_early_setup_x();
 222
 223         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 224         if (!warm_reset_detect(0)) {
 225                 print_info("...WARM RESET...\n\n\n");
 226                 soft_reset();
 227                 die("After soft_reset_x - shouldn't see this message!!!\n");
 228         }
 229
 230         if (wants_reset)
 231                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 232
 233         post_code(0x3B);
 234
 235         /* It's the time to set ctrl in sysinfo now; */
 236         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 237         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 238         post_code(0x3D);
 239
 240         printk(BIOS_DEBUG, "enable_smbus()\n");
 241         enable_smbus();
 242
 243         post_code(0x40);
 244
 245         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 246         raminit_amdmct(sysinfo);
 247         post_code(0x41);
 248
 249         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 250         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 251         post_code(0x43);        // Should never see this post code.
 252 }