src/mainboard/tyan/s2912_fam10/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_ROMFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses ACPI_SSDTX_NUM
  27 uses USE_FALLBACK_IMAGE
  28 uses USE_FAILOVER_IMAGE
  29 uses HAVE_FALLBACK_BOOT
  30 uses HAVE_FAILOVER_BOOT
  31 uses HAVE_HARD_RESET
  32 uses IRQ_SLOT_COUNT
  33 uses HAVE_OPTION_TABLE
  34 uses CONFIG_MAX_CPUS
  35 uses CONFIG_MAX_PHYSICAL_CPUS
  36 uses CONFIG_LOGICAL_CPUS
  37 uses CONFIG_IOAPIC
  38 uses CONFIG_SMP
  39 uses FALLBACK_SIZE
  40 uses FAILOVER_SIZE
  41 uses ROM_SIZE
  42 uses ROM_SECTION_SIZE
  43 uses ROM_IMAGE_SIZE
  44 uses ROM_SECTION_SIZE
  45 uses ROM_SECTION_OFFSET
  46 uses CONFIG_ROM_PAYLOAD
  47 uses CONFIG_ROM_PAYLOAD_START
  48 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  49 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  50 uses PAYLOAD_SIZE
  51 uses _ROMBASE
  52 uses XIP_ROM_SIZE
  53 uses XIP_ROM_BASE
  54 uses STACK_SIZE
  55 uses HEAP_SIZE
  56 uses USE_OPTION_TABLE
  57 uses LB_CKS_RANGE_START
  58 uses LB_CKS_RANGE_END
  59 uses LB_CKS_LOC
  60 uses MAINBOARD_PART_NUMBER
  61 uses MAINBOARD_VENDOR
  62 uses MAINBOARD
  63 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  64 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  65 uses COREBOOT_EXTRA_VERSION
  66 uses _RAMBASE
  67 uses TTYS0_BAUD
  68 uses TTYS0_BASE
  69 uses TTYS0_LCS
  70 uses DEFAULT_CONSOLE_LOGLEVEL
  71 uses MAXIMUM_CONSOLE_LOGLEVEL
  72 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  73 uses CONFIG_CONSOLE_SERIAL8250
  74 uses HAVE_INIT_TIMER
  75 uses CONFIG_GDB_STUB
  76 uses CONFIG_GDB_STUB
  77 uses CROSS_COMPILE
  78 uses CC
  79 uses HOSTCC
  80 uses OBJCOPY
  81 uses CONFIG_CONSOLE_VGA
  82 uses CONFIG_USBDEBUG_DIRECT
  83 uses CONFIG_PCI_ROM_RUN
  84 uses HW_MEM_HOLE_SIZEK
  85 uses HW_MEM_HOLE_SIZE_AUTO_INC
  86
  87 uses HT_CHAIN_UNITID_BASE
  88 uses HT_CHAIN_END_UNITID_BASE
  89 uses SB_HT_CHAIN_ON_BUS0
  90 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  91
  92 uses USE_DCACHE_RAM
  93 uses DCACHE_RAM_BASE
  94 uses DCACHE_RAM_SIZE
  95 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  96 uses CONFIG_USE_INIT
  97
  98 uses SERIAL_CPU_INIT
  99
 100 uses ENABLE_APIC_EXT_ID
 101 uses APIC_ID_OFFSET
 102 uses LIFT_BSP_APIC_ID
 103
 104 uses CONFIG_PCI_64BIT_PREF_MEM
 105
 106 uses CONFIG_LB_MEM_TOPK
 107
 108 uses PCI_BUS_SEGN_BITS
 109
 110 uses CONFIG_AP_CODE_IN_CAR
 111
 112 uses MEM_TRAIN_SEQ
 113
 114 uses WAIT_BEFORE_CPUS_INIT
 115
 116 uses CONFIG_AMDMCT
 117
 118 uses CONFIG_USE_PRINTK_IN_CAR
 119 uses CAR_FAM10
 120 uses AMD_UCODE_PATCH_FILE
 121
 122 ###
 123 ### Build options
 124 ###
 125
 126 ##
 127 ## ROM_SIZE is the size of boot ROM that this board will use.
 128 ##
 129 default ROM_SIZE=1024*1024
 130 #default ROM_SIZE=0x100000
 131
 132 ##
 133 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 134 ##
 135 #default FALLBACK_SIZE=131072
 136 #default FALLBACK_SIZE=0x40000
 137
 138 default FALLBACK_SIZE=0x3f000
 139 default FAILOVER_SIZE=0x01000
 140
 141 #more 1M for pgtbl
 142 default CONFIG_LB_MEM_TOPK=16384
 143
 144 ##
 145 ## Build code for the fallback boot
 146 ##
 147 default HAVE_FALLBACK_BOOT=1
 148 default HAVE_FAILOVER_BOOT=1
 149
 150 ##
 151 ## Build code to reset the motherboard from coreboot
 152 ##
 153 default HAVE_HARD_RESET=1
 154
 155 ##
 156 ## Build code to export a programmable irq routing table
 157 ##
 158 default HAVE_PIRQ_TABLE=1
 159 default IRQ_SLOT_COUNT=11
 160
 161 ##
 162 ## Build code to export an x86 MP table
 163 ## Useful for specifying IRQ routing values
 164 ##
 165 default HAVE_MP_TABLE=1
 166
 167 ## ACPI tables will be included
 168 default HAVE_ACPI_TABLES=0
 169 ## extra SSDT num
 170 default ACPI_SSDTX_NUM=31
 171
 172 ##
 173 ## Build code to export a CMOS option table
 174 ##
 175 default HAVE_OPTION_TABLE=1
 176
 177 ##
 178 ## Move the default coreboot cmos range off of AMD RTC registers
 179 ##
 180 default LB_CKS_RANGE_START=49
 181 default LB_CKS_RANGE_END=122
 182 default LB_CKS_LOC=123
 183
 184 ##
 185 ## Build code for SMP support
 186 ## Only worry about 2 micro processors
 187 ##
 188 default CONFIG_SMP=1
 189 default CONFIG_MAX_PHYSICAL_CPUS=2
 190 default CONFIG_MAX_CPUS=4 * CONFIG_MAX_PHYSICAL_CPUS
 191 default CONFIG_LOGICAL_CPUS=1
 192
 193 #default SERIAL_CPU_INIT=0
 194
 195 default ENABLE_APIC_EXT_ID=1
 196 default APIC_ID_OFFSET=0x00
 197 default LIFT_BSP_APIC_ID=1
 198
 199 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 200 #2G
 201 #default HW_MEM_HOLE_SIZEK=0x200000
 202 #1G
 203 default HW_MEM_HOLE_SIZEK=0x100000
 204 #512M
 205 #default HW_MEM_HOLE_SIZEK=0x80000
 206
 207 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 208 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 209
 210 #VGA Console
 211 default CONFIG_CONSOLE_VGA=1
 212 default CONFIG_PCI_ROM_RUN=1
 213
 214 #default CONFIG_USBDEBUG_DIRECT=1
 215
 216 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 217 default HT_CHAIN_UNITID_BASE=1
 218
 219 #real SB Unit ID, default is 0x20, mean dont touch it at last
 220 #default HT_CHAIN_END_UNITID_BASE=0x6
 221
 222 #make the SB HT chain on bus 0, default is not (0)
 223 default SB_HT_CHAIN_ON_BUS0=2
 224
 225 #only offset for SB chain?, default is yes(1)
 226 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 227
 228 #allow capable device use that above 4G
 229 #default CONFIG_PCI_64BIT_PREF_MEM=1
 230
 231 ##
 232 ## enable CACHE_AS_RAM specifics
 233 ##
 234 default USE_DCACHE_RAM=1
 235 default DCACHE_RAM_BASE=0xc4000
 236 default DCACHE_RAM_SIZE=0x0c000
 237 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x04000
 238 default CONFIG_USE_INIT=0
 239
 240 default MEM_TRAIN_SEQ=2
 241 default WAIT_BEFORE_CPUS_INIT=0
 242 default CONFIG_AMDMCT = 1
 243
 244 ##
 245 ## Build code to setup a generic IOAPIC
 246 ##
 247 default CONFIG_IOAPIC=1
 248
 249 ##
 250 ## Clean up the motherboard id strings
 251 ##
 252 default MAINBOARD_PART_NUMBER="S2912 (Fam10)"
 253 default MAINBOARD_VENDOR="Tyan"
 254 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x10f1
 255 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2912
 256
 257 ##
 258 ## Set microcode patch file name
 259 ##
 260 ##      Barcelona rev Ax:  "mc_patch_01000020.h"
 261 ##      Barcelona rev B0, B1, BA: "mc_patch_01000084.h"
 262 ##      Barcelona rev B2, B3: "mc_patch_01000083.h"
 263 ##
 264 default AMD_UCODE_PATCH_FILE="mc_patch_01000083.h"
 265
 266 ###
 267 ### coreboot layout values
 268 ###
 269
 270 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 271 default ROM_IMAGE_SIZE = 65536
 272
 273 ##
 274 ## Use a small 8K stack
 275 ##
 276 default STACK_SIZE=0x2000
 277
 278 ##
 279 ## Use a small 32K heap
 280 ##
 281 default HEAP_SIZE=0xc0000
 282
 283 ##
 284 ## Only use the option table in a normal image
 285 ##
 286 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 287
 288 ##
 289 ## Coreboot C code runs at this location in RAM
 290 ##
 291 default _RAMBASE=0x00200000
 292
 293 ##
 294 ## Load the payload from the ROM
 295 ##
 296 default CONFIG_ROM_PAYLOAD = 1
 297
 298 #default CONFIG_COMPRESSED_PAYLOAD = 1
 299
 300 ###
 301 ### Defaults of options that you may want to override in the target config file
 302 ###
 303
 304 ##
 305 ## The default compiler
 306 ##
 307 default CC="$(CROSS_COMPILE)gcc -m32"
 308 default HOSTCC="gcc"
 309
 310 ##
 311 ## Disable the gdb stub by default
 312 ##
 313 default CONFIG_GDB_STUB=0
 314
 315 ##
 316 ## The Serial Console
 317 ##
 318 default CONFIG_USE_PRINTK_IN_CAR=1
 319
 320 # To Enable the Serial Console
 321 default CONFIG_CONSOLE_SERIAL8250=1
 322
 323 ## Select the serial console baud rate
 324 default TTYS0_BAUD=115200
 325 #default TTYS0_BAUD=57600
 326 #default TTYS0_BAUD=38400
 327 #default TTYS0_BAUD=19200
 328 #default TTYS0_BAUD=9600
 329 #default TTYS0_BAUD=4800
 330 #default TTYS0_BAUD=2400
 331 #default TTYS0_BAUD=1200
 332
 333 # Select the serial console base port
 334 default TTYS0_BASE=0x3f8
 335
 336 # Select the serial protocol
 337 # This defaults to 8 data bits, 1 stop bit, and no parity
 338 default TTYS0_LCS=0x3
 339
 340 ##
 341 ### Select the coreboot loglevel
 342 ##
 343 ## EMERG      1   system is unusable
 344 ## ALERT      2   action must be taken immediately
 345 ## CRIT       3   critical conditions
 346 ## ERR        4   error conditions
 347 ## WARNING    5   warning conditions
 348 ## NOTICE     6   normal but significant condition
 349 ## INFO       7   informational
 350 ## DEBUG      8   debug-level messages
 351 ## SPEW       9   Way too many details
 352
 353 ## Request this level of debugging output
 354 default  DEFAULT_CONSOLE_LOGLEVEL=8
 355 ## At a maximum only compile in this level of debugging
 356 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 357
 358 ##
 359 ## Select power on after power fail setting
 360 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 361
 362 ### End Options.lb
 363 #
 364 # ROMFS
 365 #
 366 #
 367 default CONFIG_ROMFS=0
 368 end