src/mainboard/tyan/s2850/auto.c

   1 #define ASSEMBLY 1
   2 #include <stdint.h>
   3 #include <device/pci_def.h>
   4 #include <arch/io.h>
   5 #include <device/pnp_def.h>
   6 #include <arch/romcc_io.h>
   7 #include <cpu/x86/lapic.h>
   8 #include <arch/cpu.h>
   9 #include <stdlib.h>
  10 #include "option_table.h"
  11 #include "pc80/mc146818rtc_early.c"
  12 #include "pc80/serial.c"
  13 #include "arch/i386/lib/console.c"
  14 #include "ram/ramtest.c"
  15 #include "northbridge/amd/amdk8/incoherent_ht.c"
  16 #include "southbridge/amd/amd8111/amd8111_early_smbus.c"
  17 #include "northbridge/amd/amdk8/raminit.h"
  18 #include "cpu/amd/model_fxx/apic_timer.c"
  19 #include "lib/delay.c"
  20 #include "cpu/x86/lapic/boot_cpu.c"
  21 #include "northbridge/amd/amdk8/reset_test.c"
  22 #include "northbridge/amd/amdk8/debug.c"
  23 #include <cpu/amd/model_fxx_rev.h>
  24 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  25 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  26 #include "cpu/x86/bist.h"
  27
  28 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  29 /* Look up a which bus a given node/link combination is on.
  30  * return 0 when we can't find the answer.
  31  */
  32 static unsigned node_link_to_bus(unsigned node, unsigned link)
  33 {
  34         unsigned reg;
  35
  36         for(reg = 0xE0; reg < 0xF0; reg += 0x04) {
  37                 unsigned config_map;
  38                 config_map = pci_read_config32(PCI_DEV(0, 0x18, 1), reg);
  39                 if ((config_map & 3) != 3) {
  40                         continue;
  41                 }
  42                 if ((((config_map >> 4) & 7) == node) &&
  43                         (((config_map >> 8) & 3) == link))
  44                 {
  45                         return (config_map >> 16) & 0xff;
  46                 }
  47         }
  48         return 0;
  49 }
  50
  51 static void hard_reset(void)
  52 {
  53         device_t dev;
  54
  55         /* Find the device */
  56         dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 3);
  57
  58         set_bios_reset();
  59
  60         /* enable cf9 */
  61         pci_write_config8(dev, 0x41, 0xf1);
  62         /* reset */
  63         outb(0x0e, 0x0cf9);
  64 }
  65
  66 static void soft_reset(void)
  67 {
  68         device_t dev;
  69
  70         /* Find the device */
  71         dev = PCI_DEV(node_link_to_bus(0, 0), 0x04, 0);
  72
  73         set_bios_reset();
  74         pci_write_config8(dev, 0x47, 1);
  75 }
  76
  77 #define REV_B_RESET 0
  78 static void memreset_setup(void)
  79 {
  80         if (is_cpu_pre_c0()) {
  81                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) | (0 << 0), SMBUS_IO_BASE + 0xc0 + 16);       //REVC_MEMRST_EN=0
  82         } else {
  83                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) | (1 << 0), SMBUS_IO_BASE + 0xc0 + 16);       //REVC_MEMRST_EN=1
  84         }
  85         outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) |
  86              (0 << 0), SMBUS_IO_BASE + 0xc0 + 17);
  87 }
  88
  89 static void memreset(int controllers, const struct mem_controller *ctrl)
  90 {
  91         if (is_cpu_pre_c0()) {
  92                 udelay(800);
  93                 outb((0 << 7) | (0 << 6) | (0 << 5) | (0 << 4) | (1 << 2) | (1 << 0), SMBUS_IO_BASE + 0xc0 + 17);       //REVB_MEMRST_L=1
  94                 udelay(90);
  95         }
  96 }
  97
  98 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  99 {
 100         /* nothing to do */
 101 }
 102
 103 static inline int spd_read_byte(unsigned device, unsigned address)
 104 {
 105         return smbus_read_byte(device, address);
 106 }
 107
 108 #include "northbridge/amd/amdk8/setup_resource_map.c"
 109 #include "northbridge/amd/amdk8/raminit.c"
 110 #include "northbridge/amd/amdk8/coherent_ht.c"
 111 #include "sdram/generic_sdram.c"
 112 #include "northbridge/amd/amdk8/resourcemap.c"
 113
 114 #if CONFIG_LOGICAL_CPUS==1
 115 #define SET_NB_CFG_54 1
 116 #include "cpu/amd/dualcore/dualcore.c"
 117 #endif
 118
 119 static void main(unsigned long bist)
 120 {
 121         /*
 122          * GPIO28 of 8111 will control H0_MEMRESET_L
 123          * GPIO29 of 8111 will control H1_MEMRESET_L
 124          */
 125         static const struct mem_controller cpu[] = {
 126                 {
 127                  .node_id = 0,
 128                  .f0 = PCI_DEV(0, 0x18, 0),
 129                  .f1 = PCI_DEV(0, 0x18, 1),
 130                  .f2 = PCI_DEV(0, 0x18, 2),
 131                  .f3 = PCI_DEV(0, 0x18, 3),
 132                  .channel0 = {(0xa << 3) | 0, (0xa << 3) | 2, 0, 0},
 133                  .channel1 = {(0xa << 3) | 1, (0xa << 3) | 3, 0, 0},
 134                  },
 135         };
 136
 137         int needs_reset;
 138
 139 #if CONFIG_LOGICAL_CPUS==1
 140         struct node_core_id id;
 141 #else
 142         unsigned nodeid;
 143 #endif
 144
 145         if (bist == 0) {
 146                 /* Skip this if there was a built in self test failure */
 147                 amd_early_mtrr_init();
 148
 149 #if CONFIG_LOGICAL_CPUS==1
 150                 set_apicid_cpuid_lo();
 151 #endif
 152
 153                 enable_lapic();
 154                 init_timer();
 155
 156 #if CONFIG_LOGICAL_CPUS==1
 157                 id = get_node_core_id_x();
 158                 if(id.coreid == 0) {
 159                         if (cpu_init_detected(id.nodeid)) {
 160                                 asm volatile ("jmp __cpu_reset");
 161                         }
 162                         distinguish_cpu_resets(id.nodeid);
 163                 }
 164 #else
 165                 nodeid = lapicid();
 166                 if (cpu_init_detected(nodeid)) {
 167                         asm volatile ("jmp __cpu_reset");
 168                 }
 169                 distinguish_cpu_resets(nodeid);
 170 #endif
 171
 172                 if (!boot_cpu()
 173 #if CONFIG_LOGICAL_CPUS==1
 174                         || (id.coreid != 0)
 175 #endif
 176                 ) {
 177                         stop_this_cpu();
 178                 }
 179         }
 180
 181         w83627hf_enable_serial(SERIAL_DEV, TTYS0_BASE);
 182         uart_init();
 183         console_init();
 184
 185         /* Halt if there was a built in self test failure */
 186         report_bist_failure(bist);
 187
 188         setup_default_resource_map();
 189         needs_reset = setup_coherent_ht_domain();
 190 #if CONFIG_LOGICAL_CPUS==1
 191         start_other_cores();
 192 #endif
 193         needs_reset |= ht_setup_chain(PCI_DEV(0, 0x18, 0), 0x80);
 194         if (needs_reset) {
 195                 print_info("ht reset -\r\n");
 196                 soft_reset();
 197         }
 198         enable_smbus();
 199
 200         memreset_setup();
 201         sdram_initialize(ARRAY_SIZE(cpu), cpu);
 202
 203 }