src/mainboard/tyan/s2850/Config.lb

   1 ##
   2 ## Compute the location and size of where this firmware image
   3 ## (linuxBIOS plus bootloader) will live in the boot rom chip.
   4 ##
   5 if USE_FALLBACK_IMAGE
   6         default ROM_SECTION_SIZE   = FALLBACK_SIZE
   7         default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
   8 else
   9         default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  10         default ROM_SECTION_OFFSET = 0
  11 end
  12
  13 ##
  14 ## Compute the start location and size size of
  15 ## The linuxBIOS bootloader.
  16 ##
  17 default PAYLOAD_SIZE            = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  18 default CONFIG_ROM_STREAM_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  19
  20 ##
  21 ## Compute where this copy of linuxBIOS will start in the boot rom
  22 ##
  23 default _ROMBASE      = ( CONFIG_ROM_STREAM_START + PAYLOAD_SIZE )
  24
  25 ##
  26 ## Compute a range of ROM that can cached to speed up linuxBIOS,
  27 ## execution speed.
  28 ##
  29 ## XIP_ROM_SIZE must be a power of 2.
  30 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  31 ##
  32 default XIP_ROM_SIZE=65536
  33 default XIP_ROM_BASE = ( _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE )
  34
  35 arch i386 end
  36
  37 ##
  38 ## Build the objects we have code for in this directory.
  39 ##
  40
  41 driver mainboard.o
  42 if HAVE_MP_TABLE object mptable.o end
  43 if HAVE_PIRQ_TABLE object irq_tables.o end
  44 #object reset.o
  45
  46 ##
  47 ## Romcc output
  48 ##
  49 makerule ./failover.E
  50         depends "$(MAINBOARD)/failover.c"
  51         action "$(CPP) -I$(TOP)/src $(ROMCCPPFLAGS) $(CPPFLAGS) $(MAINBOARD)/failover.c > ./failover.E"
  52 end
  53
  54 makerule ./failover.inc
  55         depends "./failover.E ./romcc"
  56         action "./romcc -O -o failover.inc --label-prefix=failover ./failover.E"
  57 end
  58
  59 makerule ./auto.E
  60         depends "$(MAINBOARD)/auto.c option_table.h "
  61         action  "$(CPP) -I$(TOP)/src -I. $(ROMCCPPFLAGS) $(CPPFLAGS) $(MAINBOARD)/auto.c > ./auto.E"
  62 end
  63 makerule ./auto.inc
  64         depends "./auto.E ./romcc"
  65         action  "./romcc -mcpu=k8 -O2 ./auto.E > auto.inc"
  66 end
  67
  68 ##
  69 ## Build our 16 bit and 32 bit linuxBIOS entry code
  70 ##
  71 mainboardinit cpu/x86/16bit/entry16.inc
  72 mainboardinit cpu/x86/32bit/entry32.inc
  73 ldscript /cpu/x86/16bit/entry16.lds
  74 ldscript /cpu/x86/32bit/entry32.lds
  75
  76 ##
  77 ## Build our reset vector (This is where linuxBIOS is entered)
  78 ##
  79 if USE_FALLBACK_IMAGE
  80         mainboardinit cpu/x86/16bit/reset16.inc
  81         ldscript /cpu/x86/16bit/reset16.lds
  82 else
  83         mainboardinit cpu/x86/32bit/reset32.inc
  84         ldscript /cpu/x86/32bit/reset32.lds
  85 end
  86
  87 ### Should this be in the northbridge code?
  88 mainboardinit arch/i386/lib/cpu_reset.inc
  89
  90 ##
  91 ## Include an id string (For safe flashing)
  92 ##
  93 mainboardinit arch/i386/lib/id.inc
  94 ldscript /arch/i386/lib/id.lds
  95
  96 ###
  97 ### This is the early phase of linuxBIOS startup
  98 ### Things are delicate and we test to see if we should
  99 ### failover to another image.
 100 ###
 101 if USE_FALLBACK_IMAGE
 102         ldscript /arch/i386/lib/failover.lds
 103         mainboardinit ./failover.inc
 104 end
 105
 106 ###
 107 ### O.k. We aren't just an intermediary anymore!
 108 ###
 109
 110 ##
 111 ## Setup RAM
 112 ##
 113 mainboardinit cpu/x86/fpu/enable_fpu.inc
 114 mainboardinit cpu/x86/mmx/enable_mmx.inc
 115 mainboardinit cpu/x86/sse/enable_sse.inc
 116 mainboardinit ./auto.inc
 117 mainboardinit cpu/x86/sse/disable_sse.inc
 118 mainboardinit cpu/x86/mmx/disable_mmx.inc
 119
 120 ##
 121 ## Include the secondary Configuration files
 122 ##
 123 dir /pc80
 124 config chip.h
 125
 126 # sample config for tyan/s2850
 127 chip northbridge/amd/amdk8
 128         device pci_domain 0 on
 129                 device pci 18.0 on # LDT0
 130                         #  devices on link 2, link 2 == LDT 2
 131                         chip southbridge/amd/amd8111
 132                                 # this "device pci 0.0" is the parent the next one
 133                                 # PCI bridge
 134                                 device pci 0.0 on
 135                                         device pci 0.0 on end
 136                                         device pci 0.1 on end
 137                                         device pci 0.2 off end
 138                                         device pci 1.0 off end
 139                                 end
 140                                 device pci 1.0 on
 141                                         chip superio/winbond/w83627hf
 142                                                 device pnp 2e.0 on #  Floppy
 143                                                         io 0x60 = 0x3f0
 144                                                         irq 0x70 = 6
 145                                                         drq 0x74 = 2
 146                                                 end
 147                                                 device pnp 2e.1 off #  Parallel Port
 148                                                         io 0x60 = 0x378
 149                                                         irq 0x70 = 7
 150                                                 end
 151                                                 device pnp 2e.2 on #  Com1
 152                                                         io 0x60 = 0x3f8
 153                                                         irq 0x70 = 4
 154                                                 end
 155                                                 device pnp 2e.3 off #  Com2
 156                                                         io 0x60 = 0x2f8
 157                                                         irq 0x70 = 3
 158                                                 end
 159                                                 device pnp 2e.5 on #  Keyboard
 160                                                         io 0x60 = 0x60
 161                                                         io 0x62 = 0x64
 162                                                         irq 0x70 = 1
 163                                                         irq 0x72 = 12
 164                                                 end
 165                                                 device pnp 2e.6 off end #  CIR
 166                                                 device pnp 2e.7 off end #  GAME_MIDI_GIPO1
 167                                                 device pnp 2e.8 off end #  GPIO2
 168                                                 device pnp 2e.9 off end #  GPIO3
 169                                                 device pnp 2e.a off end #  ACPI
 170                                                 device pnp 2e.b on #  HW Monitor
 171                                                         io 0x60 = 0x290
 172                                                 end
 173                                         end
 174                                 end
 175                                 device pci 1.1 on end
 176                                 device pci 1.2 on end
 177                                 device pci 1.3 on end
 178                                 device pci 1.5 on end
 179                                 device pci 1.6 off end
 180                         end
 181                 end #  device pci 18.0
 182
 183                 device pci 18.0 on end
 184                 device pci 18.0 on end
 185
 186                 device pci 18.1 on end
 187                 device pci 18.2 on end
 188                 device pci 18.3 on end
 189
 190         end
 191         device apic_cluster 0 on
 192                 chip cpu/amd/socket_940
 193                         device apic 0 on end
 194                 end
 195         end
 196 end
 197