src/mainboard/supermicro/h8qme_fam10/romstage.c

   1 /*
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   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
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   8  * it under the terms of the GNU General Public License as published by
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  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define FAM10_SCAN_PCI_BUS 0
  25 #define FAM10_ALLOCATE_IO_RANGE 1
  26
  27 #define QRANK_DIMM_SUPPORT 1
  28
  29 #if CONFIG_LOGICAL_CPUS==1
  30 #define SET_NB_CFG_54 1
  31 #endif
  32
  33 #define SET_FIDVID 1
  34 #define SET_FIDVID_CORE_RANGE 0
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44
  45 #include <console/console.h>
  46 #include <lib.h>
  47
  48 #include <cpu/amd/model_10xxx_rev.h>
  49
  50 // for enable the FAN
  51 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  52 #include "northbridge/amd/amdfam10/raminit.h"
  53 #include "northbridge/amd/amdfam10/amdfam10.h"
  54 #include "cpu/amd/model_10xxx/apic_timer.c"
  55 #include "lib/delay.c"
  56 #include "cpu/x86/lapic/boot_cpu.c"
  57 #include "northbridge/amd/amdfam10/reset_test.c"
  58 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  59 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  60
  61 #include "cpu/x86/bist.h"
  62
  63 #include "northbridge/amd/amdfam10/debug.c"
  64
  65 #include "cpu/x86/mtrr/earlymtrr.c"
  66
  67 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  68
  69 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  70
  71 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  72
  73 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  74 {
  75 #define SMBUS_SWITCH1 0x70
  76 #define SMBUS_SWITCH2 0x72
  77         smbus_send_byte(SMBUS_SWITCH1, 5 & 0x0f);
  78         smbus_send_byte(SMBUS_SWITCH2, (5 >> 4) & 0x0f);
  79 }
  80
  81 static inline int spd_read_byte(unsigned device, unsigned address)
  82 {
  83         return smbus_read_byte(device, address);
  84 }
  85
  86 #include "northbridge/amd/amdfam10/amdfam10.h"
  87
  88 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  89 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  90
  91 #include "resourcemap.c"
  92
  93 #include "cpu/amd/quadcore/quadcore.c"
  94
  95 #define MCP55_NUM 1
  96 #define MCP55_USE_NIC 0
  97 #define MCP55_USE_AZA 0
  98
  99 #define MCP55_PCI_E_X_0 4
 100
 101 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 102 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 103
 104
 105
 106 #include "cpu/amd/car/post_cache_as_ram.c"
 107
 108 #include "cpu/amd/microcode/microcode.c"
 109 #include "cpu/amd/model_10xxx/update_microcode.c"
 110 #include "cpu/amd/model_10xxx/init_cpus.c"
 111
 112
 113 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 114 #include "northbridge/amd/amdfam10/early_ht.c"
 115
 116 static void sio_setup(void)
 117 {
 118         uint32_t dword;
 119         uint8_t byte;
 120         enable_smbus();
 121 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 122         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 123
 124         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 125         byte |= 0x20;
 126         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 127
 128         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 129         dword |= (1<<0);
 130         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 131
 132         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 133         dword |= (1<<16);
 134         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 135
 136 }
 137
 138 #include "spd_addr.h"
 139
 140 #define GPIO1_DEV PNP_DEV(0x2e, W83627HF_GAME_MIDI_GPIO1)
 141 #define GPIO2_DEV PNP_DEV(0x2e, W83627HF_GPIO2)
 142 #define GPIO3_DEV PNP_DEV(0x2e, W83627HF_GPIO3)
 143 static void write_GPIO(void)
 144 {
 145         pnp_enter_ext_func_mode(GPIO1_DEV);
 146         pnp_set_logical_device(GPIO1_DEV);
 147         pnp_write_config(GPIO1_DEV, 0x30, 0x01);
 148         pnp_write_config(GPIO1_DEV, 0x60, 0x00);
 149         pnp_write_config(GPIO1_DEV, 0x61, 0x00);
 150         pnp_write_config(GPIO1_DEV, 0x62, 0x00);
 151         pnp_write_config(GPIO1_DEV, 0x63, 0x00);
 152         pnp_write_config(GPIO1_DEV, 0x70, 0x00);
 153         pnp_write_config(GPIO1_DEV, 0xf0, 0xff);
 154         pnp_write_config(GPIO1_DEV, 0xf1, 0xff);
 155         pnp_write_config(GPIO1_DEV, 0xf2, 0x00);
 156         pnp_exit_ext_func_mode(GPIO1_DEV);
 157
 158         pnp_enter_ext_func_mode(GPIO2_DEV);
 159         pnp_set_logical_device(GPIO2_DEV);
 160         pnp_write_config(GPIO2_DEV, 0x30, 0x01);
 161         pnp_write_config(GPIO2_DEV, 0xf0, 0xef);
 162         pnp_write_config(GPIO2_DEV, 0xf1, 0xff);
 163         pnp_write_config(GPIO2_DEV, 0xf2, 0x00);
 164         pnp_write_config(GPIO2_DEV, 0xf3, 0x00);
 165         pnp_write_config(GPIO2_DEV, 0xf5, 0x48);
 166         pnp_write_config(GPIO2_DEV, 0xf6, 0x00);
 167         pnp_write_config(GPIO2_DEV, 0xf7, 0xc0);
 168         pnp_exit_ext_func_mode(GPIO2_DEV);
 169
 170         pnp_enter_ext_func_mode(GPIO3_DEV);
 171         pnp_set_logical_device(GPIO3_DEV);
 172         pnp_write_config(GPIO3_DEV, 0x30, 0x00);
 173         pnp_write_config(GPIO3_DEV, 0xf0, 0xff);
 174         pnp_write_config(GPIO3_DEV, 0xf1, 0xff);
 175         pnp_write_config(GPIO3_DEV, 0xf2, 0xff);
 176         pnp_write_config(GPIO3_DEV, 0xf3, 0x40);
 177         pnp_exit_ext_func_mode(GPIO3_DEV);
 178 }
 179
 180 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 181 {
 182   struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 183
 184         u32 bsp_apicid = 0;
 185         u32 val;
 186         u32 wants_reset;
 187         msr_t msr;
 188
 189         if (!cpu_init_detectedx && boot_cpu()) {
 190                 /* Nothing special needs to be done to find bus 0 */
 191                 /* Allow the HT devices to be found */
 192
 193                 set_bsp_node_CHtExtNodeCfgEn();
 194                 enumerate_ht_chain();
 195
 196                 sio_setup();
 197
 198                 /* Setup the mcp55 */
 199                 mcp55_enable_rom();
 200         }
 201
 202   post_code(0x30);
 203
 204         if (bist == 0) {
 205                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 206         }
 207
 208   post_code(0x32);
 209
 210         pnp_enter_ext_func_mode(SERIAL_DEV);
 211         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 212         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 213         pnp_exit_ext_func_mode(SERIAL_DEV);
 214
 215         uart_init();
 216         console_init();
 217         write_GPIO();
 218         printk(BIOS_DEBUG, "\n");
 219
 220         /* Halt if there was a built in self test failure */
 221         report_bist_failure(bist);
 222
 223  val = cpuid_eax(1);
 224  printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 225  printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 226  printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 227  printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 228
 229  /* Setup sysinfo defaults */
 230  set_sysinfo_in_ram(0);
 231
 232  update_microcode(val);
 233  post_code(0x33);
 234
 235  cpuSetAMDMSR();
 236  post_code(0x34);
 237
 238  amd_ht_init(sysinfo);
 239  post_code(0x35);
 240
 241  /* Setup nodes PCI space and start core 0 AP init. */
 242  finalize_node_setup(sysinfo);
 243
 244  /* Setup any mainboard PCI settings etc. */
 245  setup_mb_resource_map();
 246  post_code(0x36);
 247
 248  /* wait for all the APs core0 started by finalize_node_setup. */
 249  /* FIXME: A bunch of cores are going to start output to serial at once.
 250   * It would be nice to fixup prink spinlocks for ROM XIP mode.
 251   * I think it could be done by putting the spinlock flag in the cache
 252   * of the BSP located right after sysinfo.
 253   */
 254
 255         wait_all_core0_started();
 256 #if CONFIG_LOGICAL_CPUS==1
 257  /* Core0 on each node is configured. Now setup any additional cores. */
 258  printk(BIOS_DEBUG, "start_other_cores()\n");
 259         start_other_cores();
 260  post_code(0x37);
 261         wait_all_other_cores_started(bsp_apicid);
 262 #endif
 263
 264  post_code(0x38);
 265
 266 #if SET_FIDVID == 1
 267  msr = rdmsr(0xc0010071);
 268  printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 269
 270  /* FIXME: The sb fid change may survive the warm reset and only
 271   * need to be done once.*/
 272
 273         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 274  post_code(0x39);
 275
 276  if (!warm_reset_detect(0)) {      // BSP is node 0
 277    init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 278  } else {
 279    init_fidvid_stage2(bsp_apicid, 0);  // BSP is node 0
 280         }
 281
 282  post_code(0x3A);
 283
 284  /* show final fid and vid */
 285  msr=rdmsr(0xc0010071);
 286  printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 287 #endif
 288
 289         init_timer(); // Need to use TMICT to synconize FID/VID
 290
 291  wants_reset = mcp55_early_setup_x();
 292
 293  /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 294  if (!warm_reset_detect(0)) {
 295    print_info("...WARM RESET...\n\n\n");
 296                 soft_reset();
 297    die("After soft_reset_x - shouldn't see this message!!!\n");
 298         }
 299
 300  if (wants_reset)
 301    printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 302
 303  post_code(0x3B);
 304
 305 /* It's the time to set ctrl in sysinfo now; */
 306 printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 307 fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 308
 309 post_code(0x3D);
 310
 311 //printk(BIOS_DEBUG, "enable_smbus()\n");
 312 //        enable_smbus(); /* enable in sio_setup */
 313
 314 post_code(0x40);
 315
 316  printk(BIOS_DEBUG, "raminit_amdmct()\n");
 317  raminit_amdmct(sysinfo);
 318  post_code(0x41);
 319
 320 // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 321  post_cache_as_ram();  // BSP switch stack to ram, copy then execute LB.
 322  post_code(0x42);  // Should never see this post code.
 323
 324 }
 325