src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define FAM10_SCAN_PCI_BUS 0
  25 #define FAM10_ALLOCATE_IO_RANGE 1
  26
  27 #define QRANK_DIMM_SUPPORT 1
  28
  29 #if CONFIG_LOGICAL_CPUS==1
  30 #define SET_NB_CFG_54 1
  31 #endif
  32
  33 #define SET_FIDVID 1
  34 #define SET_FIDVID_CORE_RANGE 0
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44
  45 #include <console/console.h>
  46 #include <lib.h>
  47
  48 #include <cpu/amd/model_10xxx_rev.h>
  49
  50 // for enable the FAN
  51 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  52 #include "northbridge/amd/amdfam10/raminit.h"
  53 #include "northbridge/amd/amdfam10/amdfam10.h"
  54 #include "cpu/amd/model_10xxx/apic_timer.c"
  55 #include "lib/delay.c"
  56 #include "cpu/x86/lapic/boot_cpu.c"
  57 #include "northbridge/amd/amdfam10/reset_test.c"
  58 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  59 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  60
  61 #include "cpu/x86/bist.h"
  62
  63 #include "northbridge/amd/amdfam10/debug.c"
  64
  65 #include "cpu/x86/mtrr/earlymtrr.c"
  66
  67 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  68
  69 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  70
  71 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  72
  73 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  74 {
  75         /* nothing to do */
  76 }
  77
  78 static inline int spd_read_byte(unsigned device, unsigned address)
  79 {
  80         return smbus_read_byte(device, address);
  81 }
  82
  83 #include "northbridge/amd/amdfam10/amdfam10.h"
  84
  85 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  86 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  87
  88 #include "resourcemap.c"
  89
  90 #include "cpu/amd/quadcore/quadcore.c"
  91
  92 #define MCP55_NUM 1
  93 #define MCP55_USE_NIC 1
  94 #define MCP55_USE_AZA 1
  95
  96 #define MCP55_PCI_E_X_0 4
  97
  98 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  99 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 100
 101 #include "cpu/amd/car/post_cache_as_ram.c"
 102
 103 #include "cpu/amd/microcode/microcode.c"
 104 #include "cpu/amd/model_10xxx/update_microcode.c"
 105 #include "cpu/amd/model_10xxx/init_cpus.c"
 106
 107
 108 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 109 #include "northbridge/amd/amdfam10/early_ht.c"
 110
 111 static void sio_setup(void)
 112 {
 113         uint32_t dword;
 114         uint8_t byte;
 115
 116         enable_smbus();
 117         // smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 118         /* set FAN ctrl to DC mode */
 119         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);
 120
 121         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 122         byte |= 0x20;
 123         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 124
 125         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 126         dword |= (1 << 0);
 127         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 128
 129         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 130         dword |= (1 << 16);
 131         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 132
 133 }
 134
 135 #include "spd_addr.h"
 136
 137 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 138 {
 139         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 140                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 141
 142         u32 bsp_apicid = 0;
 143         u32 val;
 144         u32 wants_reset;
 145         msr_t msr;
 146
 147         if (!cpu_init_detectedx && boot_cpu()) {
 148                 /* Nothing special needs to be done to find bus 0 */
 149                 /* Allow the HT devices to be found */
 150
 151                 set_bsp_node_CHtExtNodeCfgEn();
 152                 enumerate_ht_chain();
 153
 154                 sio_setup();
 155
 156                 /* Setup the mcp55 */
 157                 mcp55_enable_rom();
 158         }
 159
 160         post_code(0x30);
 161
 162         if (bist == 0) {
 163                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 164         }
 165
 166         post_code(0x32);
 167
 168         pnp_enter_ext_func_mode(SERIAL_DEV);
 169         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 170         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 171         pnp_exit_ext_func_mode(SERIAL_DEV);
 172
 173         uart_init();
 174         console_init();
 175         printk(BIOS_DEBUG, "\n");
 176
 177         /* Halt if there was a built in self test failure */
 178         report_bist_failure(bist);
 179
 180         val = cpuid_eax(1);
 181         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 182         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n", sysinfo, sysinfo + 1);
 183         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 184         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 185
 186         /* Setup sysinfo defaults */
 187         set_sysinfo_in_ram(0);
 188
 189         update_microcode(val);
 190         post_code(0x33);
 191
 192         cpuSetAMDMSR();
 193         post_code(0x34);
 194
 195         amd_ht_init(sysinfo);
 196         post_code(0x35);
 197
 198         /* Setup nodes PCI space and start core 0 AP init. */
 199         finalize_node_setup(sysinfo);
 200
 201         /* Setup any mainboard PCI settings etc. */
 202         setup_mb_resource_map();
 203         post_code(0x36);
 204
 205         /* wait for all the APs core0 started by finalize_node_setup. */
 206
 207         /* FIXME: A bunch of cores are going to start output to serial at once.
 208          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 209          * I think it could be done by putting the spinlock flag in the cache
 210          * of the BSP located right after sysinfo.
 211          */
 212
 213         wait_all_core0_started();
 214 #if CONFIG_LOGICAL_CPUS==1
 215         /* Core0 on each node is configured. Now setup any additional cores. */
 216         printk(BIOS_DEBUG, "start_other_cores()\n");
 217         start_other_cores();
 218         post_code(0x37);
 219         wait_all_other_cores_started(bsp_apicid);
 220 #endif
 221
 222         post_code(0x38);
 223
 224 #if SET_FIDVID == 1
 225         msr = rdmsr(0xc0010071);
 226         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n",
 227                 msr.hi, msr.lo);
 228
 229         /* FIXME: The sb fid change may survive the warm reset and only
 230          * need to be done once.*/
 231
 232         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 233         post_code(0x39);
 234
 235         if (!warm_reset_detect(0)) {    // BSP is node 0
 236                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 237         } else {
 238                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 239         }
 240
 241         post_code(0x3A);
 242
 243         /* show final fid and vid */
 244         msr = rdmsr(0xc0010071);
 245         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n",
 246                msr.hi, msr.lo);
 247 #endif
 248
 249         init_timer(); // Need to use TMICT to synconize FID/VID
 250
 251         wants_reset = mcp55_early_setup_x();
 252
 253         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 254         if (!warm_reset_detect(0)) {
 255                 print_info("...WARM RESET...\n\n\n");
 256                 soft_reset();
 257                 die("After soft_reset_x - shouldn't see this message!!!\n");
 258         }
 259
 260         if (wants_reset)
 261                 printk(BIOS_DEBUG, "mcp55_early_setup_x wants additional reset!\n");
 262
 263         post_code(0x3B);
 264
 265         /* It's the time to set ctrl in sysinfo now; */
 266         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 267         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 268
 269         post_code(0x3D);
 270
 271         // printk(BIOS_DEBUG, "enable_smbus()\n");
 272         // enable_smbus(); /* enable in sio_setup */
 273
 274         post_code(0x40);
 275
 276         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 277         raminit_amdmct(sysinfo);
 278         post_code(0x41);
 279
 280         // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 281         post_cache_as_ram(); // BSP switch stack to ram, copy + execute stage 2
 282         post_code(0x42);     // Should never see this post code.
 283 }