src/mainboard/supermicro/h8dmr/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __ROMCC__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define K8_ALLOCATE_IO_RANGE 1
  28 //#define K8_SCAN_PCI_BUS 1
  29
  30
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 #if CONFIG_LOGICAL_CPUS==1
  34 #define SET_NB_CFG_54 1
  35 #endif
  36
  37 //used by init_cpus and fidvid
  38 #define K8_SET_FIDVID 1
  39 //if we want to wait for core1 done before DQS training, set it to 0
  40 #define K8_SET_FIDVID_CORE0_ONLY 1
  41
  42 #if CONFIG_K8_REV_F_SUPPORT == 1
  43 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  44 #endif
  45
  46 #include <stdint.h>
  47 #include <string.h>
  48 #include <device/pci_def.h>
  49 #include <device/pci_ids.h>
  50 #include <arch/io.h>
  51 #include <device/pnp_def.h>
  52 #include <arch/romcc_io.h>
  53 #include <cpu/x86/lapic.h>
  54 #include "option_table.h"
  55 #include "pc80/mc146818rtc_early.c"
  56
  57 // for enable the FAN
  58 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  59
  60 #if CONFIG_USE_FAILOVER_IMAGE==0
  61 #include "pc80/serial.c"
  62 #include "arch/i386/lib/console.c"
  63 #include "ram/ramtest.c"
  64
  65 #include <cpu/amd/model_fxx_rev.h>
  66
  67 //#include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  68 #include "northbridge/amd/amdk8/raminit.h"
  69 #include "cpu/amd/model_fxx/apic_timer.c"
  70 #include "lib/delay.c"
  71
  72 #endif
  73
  74 #include "cpu/x86/lapic/boot_cpu.c"
  75 #include "northbridge/amd/amdk8/reset_test.c"
  76 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  77 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  78
  79 #if CONFIG_USE_FAILOVER_IMAGE==0
  80
  81 #include "cpu/x86/bist.h"
  82
  83 #include "northbridge/amd/amdk8/debug.c"
  84
  85 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  86
  87
  88 #include "northbridge/amd/amdk8/setup_resource_map.c"
  89
  90 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  91
  92 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  93
  94 static void memreset_setup(void)
  95 {
  96 }
  97
  98 static void memreset(int controllers, const struct mem_controller *ctrl)
  99 {
 100 }
 101
 102 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 103 {
 104         /* nothing to do */
 105 }
 106
 107 static inline int spd_read_byte(unsigned device, unsigned address)
 108 {
 109         return smbus_read_byte(device, address);
 110 }
 111
 112 #include "northbridge/amd/amdk8/amdk8_f.h"
 113 #include "northbridge/amd/amdk8/coherent_ht.c"
 114
 115 #include "northbridge/amd/amdk8/incoherent_ht.c"
 116
 117 #include "northbridge/amd/amdk8/raminit_f.c"
 118
 119 #include "sdram/generic_sdram.c"
 120
 121 #include "resourcemap.c"
 122
 123 #include "cpu/amd/dualcore/dualcore.c"
 124
 125 #define MCP55_NUM 1
 126 #define MCP55_USE_NIC 1
 127 #define MCP55_USE_AZA 1
 128
 129 #define MCP55_PCI_E_X_0 4
 130
 131 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 132 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 133
 134 #include "cpu/amd/car/copy_and_run.c"
 135
 136 #include "cpu/amd/car/post_cache_as_ram.c"
 137
 138 #include "cpu/amd/model_fxx/init_cpus.c"
 139
 140 #include "cpu/amd/model_fxx/fidvid.c"
 141
 142 #endif
 143
 144 #if ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1))
 145
 146 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 147 #include "northbridge/amd/amdk8/early_ht.c"
 148
 149
 150 static void sio_setup(void)
 151 {
 152
 153         unsigned value;
 154         uint32_t dword;
 155         uint8_t byte;
 156         enable_smbus();
 157 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 158         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 159
 160         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 161         byte |= 0x20;
 162         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 163
 164         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 165         dword |= (1<<0);
 166         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 167
 168         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 169         dword |= (1<<16);
 170         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 171
 172 }
 173
 174 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 175 {
 176         unsigned last_boot_normal_x = last_boot_normal();
 177
 178         /* Is this a cpu only reset? or Is this a secondary cpu? */
 179         if ((cpu_init_detectedx) || (!boot_cpu())) {
 180                 if (last_boot_normal_x) {
 181                         goto normal_image;
 182                 } else {
 183                         goto fallback_image;
 184                 }
 185         }
 186
 187         /* Nothing special needs to be done to find bus 0 */
 188         /* Allow the HT devices to be found */
 189
 190         enumerate_ht_chain();
 191
 192         sio_setup();
 193
 194         /* Setup the mcp55 */
 195         mcp55_enable_rom();
 196
 197         /* Is this a deliberate reset by the bios */
 198         if (bios_reset_detected() && last_boot_normal_x) {
 199                 goto normal_image;
 200         }
 201         /* This is the primary cpu how should I boot? */
 202         else if (do_normal_boot()) {
 203                 goto normal_image;
 204         }
 205         else {
 206                 goto fallback_image;
 207         }
 208  normal_image:
 209         __asm__ volatile ("jmp __normal_image"
 210                 : /* outputs */
 211                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 212                 );
 213
 214  fallback_image:
 215 #if CONFIG_HAVE_FAILOVER_BOOT==1
 216         __asm__ volatile ("jmp __fallback_image"
 217                 : /* outputs */
 218                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 219                 )
 220 #endif
 221         ;
 222 }
 223 #endif
 224 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 225
 226 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 227 {
 228 #if CONFIG_HAVE_FAILOVER_BOOT==1
 229     #if CONFIG_USE_FAILOVER_IMAGE==1
 230         failover_process(bist, cpu_init_detectedx);
 231     #else
 232         real_main(bist, cpu_init_detectedx);
 233     #endif
 234 #else
 235     #if CONFIG_USE_FALLBACK_IMAGE == 1
 236         failover_process(bist, cpu_init_detectedx);
 237     #endif
 238         real_main(bist, cpu_init_detectedx);
 239 #endif
 240 }
 241
 242 #if CONFIG_USE_FAILOVER_IMAGE==0
 243
 244 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 245 {
 246         static const uint16_t spd_addr [] = {
 247                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 248                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 249 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 250                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 251                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 252 #endif
 253         };
 254
 255         struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 256
 257         int needs_reset = 0;
 258         unsigned bsp_apicid = 0;
 259
 260         if (bist == 0) {
 261                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 262         }
 263
 264         pnp_enter_ext_func_mode(SERIAL_DEV);
 265         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 266         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 267         pnp_exit_ext_func_mode(SERIAL_DEV);
 268
 269         uart_init();
 270         console_init();
 271
 272         /* Halt if there was a built in self test failure */
 273         report_bist_failure(bist);
 274
 275         print_debug("*sysinfo range: ["); print_debug_hex32(sysinfo); print_debug(",");  print_debug_hex32((unsigned long)sysinfo+sizeof(struct sys_info)); print_debug(")\r\n");
 276
 277         setup_mb_resource_map();
 278
 279         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 280
 281 #if CONFIG_MEM_TRAIN_SEQ == 1
 282         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 283 #endif
 284         setup_coherent_ht_domain(); // routing table and start other core0
 285
 286         wait_all_core0_started();
 287 #if CONFIG_LOGICAL_CPUS==1
 288         // It is said that we should start core1 after all core0 launched
 289         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 290          * So here need to make sure last core0 is started, esp for two way system,
 291          * (there may be apic id conflicts in that case)
 292          */
 293         start_other_cores();
 294         wait_all_other_cores_started(bsp_apicid);
 295 #endif
 296
 297         /* it will set up chains and store link pair for optimization later */
 298         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 299
 300 #if K8_SET_FIDVID == 1
 301
 302         {
 303                 msr_t msr;
 304                 msr=rdmsr(0xc0010042);
 305                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 306
 307         }
 308
 309         enable_fid_change();
 310
 311         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 312
 313         init_fidvid_bsp(bsp_apicid);
 314
 315         // show final fid and vid
 316         {
 317                 msr_t msr;
 318                 msr=rdmsr(0xc0010042);
 319                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 320
 321         }
 322 #endif
 323
 324 #if 1
 325         needs_reset |= optimize_link_coherent_ht();
 326         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 327         needs_reset |= mcp55_early_setup_x();
 328
 329         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 330         if (needs_reset) {
 331                 print_info("ht reset -\r\n");
 332                 soft_reset();
 333         }
 334 #endif
 335         allow_all_aps_stop(bsp_apicid);
 336
 337         //It's the time to set ctrl in sysinfo now;
 338         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 339
 340 //        enable_smbus(); /* enable in sio_setup */
 341
 342         memreset_setup();
 343
 344         //do we need apci timer, tsc...., only debug need it for better output
 345         /* all ap stopped? */
 346 //        init_timer(); // Need to use TMICT to synconize FID/VID
 347
 348         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 349
 350         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 351
 352 }
 353
 354
 355 #endif