src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23
  24 /* Configuration of the i945 driver */
  25 #define CHIPSET_I945GM 1
  26 #define CHANNEL_XOR_RANDOMIZATION 1
  27 // Rocky freezing temperature settings:
  28 #define MAXIMUM_SUPPORTED_FREQUENCY 400
  29
  30 #include <stdint.h>
  31 #include <string.h>
  32 #include <arch/io.h>
  33 #include <arch/romcc_io.h>
  34 #include <device/pci_def.h>
  35 #include <device/pnp_def.h>
  36 #include <cpu/x86/lapic.h>
  37
  38 #include <pc80/mc146818rtc.h>
  39
  40 #include <console/console.h>
  41 #include <cpu/x86/bist.h>
  42
  43 #if CONFIG_USBDEBUG
  44 #define DBGP_DEFAULT 1
  45 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  46 #include "pc80/usbdebug_serial.c"
  47 #endif
  48
  49 #include "lib/ramtest.c"
  50 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  51
  52 #include "northbridge/intel/i945/udelay.c"
  53
  54 #include "southbridge/intel/i82801gx/i82801gx.h"
  55 static void setup_ich7_gpios(void)
  56 {
  57         printk(BIOS_DEBUG, " GPIOS...");
  58         /* General Registers */
  59         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  60         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  61         outl(0x7dc07f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  62         /* Output Control Registers */
  63         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  64         /* Input Control Registers */
  65         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  66         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  67         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  68         outl(0x00010030, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  69 }
  70
  71 #include "northbridge/intel/i945/early_init.c"
  72
  73 static inline int spd_read_byte(unsigned device, unsigned address)
  74 {
  75         return smbus_read_byte(device, address);
  76 }
  77
  78 #include "northbridge/intel/i945/raminit.h"
  79 #include "northbridge/intel/i945/raminit.c"
  80 #include "northbridge/intel/i945/errata.c"
  81 #include "northbridge/intel/i945/debug.c"
  82
  83 static void ich7_enable_lpc(void)
  84 {
  85         // Enable Serial IRQ
  86         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  87         // decode range
  88         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  89         // decode range
  90         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  91         // Enable 0x02e0
  92         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  93         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  94         // COM3 decode
  95         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  96         // COM4 decode
  97         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
  98 }
  99
 100 /* This box has two superios, so enabling serial becomes slightly excessive.
 101  * We disable a lot of stuff to make sure that there are no conflicts between
 102  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 103  * but safe anyways" method.
 104  */
 105 static inline void pnp_enter_ext_func_mode(device_t dev)
 106 {
 107         unsigned int port = dev >> 8;
 108         outb(0x55, port);
 109 }
 110
 111 static void pnp_exit_ext_func_mode(device_t dev)
 112 {
 113         unsigned int port = dev >> 8;
 114         outb(0xaa, port);
 115 }
 116
 117 static void pnp_write_register(device_t dev, int reg, int val)
 118 {
 119         unsigned int port = dev >> 8;
 120         outb(reg, port);
 121         outb(val, port+1);
 122 }
 123
 124 static void early_superio_config(void)
 125 {
 126         device_t dev;
 127
 128         dev=PNP_DEV(0x2e, 0x00);
 129
 130         pnp_enter_ext_func_mode(dev);
 131         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 132         pnp_write_register(dev, 0x02, 0x88); // UART power on
 133         pnp_write_register(dev, 0x03, 0x72); // Floppy
 134         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 135         pnp_write_register(dev, 0x14, 0x03); // Floppy
 136         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 137         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 138         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 139         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 140         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 141         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 142         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 143         /* These are the SMI status registers in the SIO: */
 144         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 145
 146         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 147         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 148         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 149         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 150         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 151         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 152         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 153         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 154         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 155
 156         pnp_exit_ext_func_mode(dev);
 157 }
 158
 159 static void rcba_config(void)
 160 {
 161         /* Set up virtual channel 0 */
 162         //RCBA32(0x0014) = 0x80000001;
 163         //RCBA32(0x001c) = 0x03128010;
 164
 165         /* Device 1f interrupt pin register */
 166         RCBA32(0x3100) = 0x00042220;
 167         /* Device 1d interrupt pin register */
 168         RCBA32(0x310c) = 0x00214321;
 169
 170         /* dev irq route register */
 171         RCBA16(0x3140) = 0x0232;
 172         RCBA16(0x3142) = 0x3246;
 173         RCBA16(0x3144) = 0x0237;
 174         RCBA16(0x3146) = 0x3201;
 175         RCBA16(0x3148) = 0x3216;
 176
 177         /* Enable IOAPIC */
 178         RCBA8(0x31ff) = 0x03;
 179
 180         /* Enable upper 128bytes of CMOS */
 181         RCBA32(0x3400) = (1 << 2);
 182
 183         /* Disable unused devices */
 184         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 185                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 186         RCBA32(0x3418) |= (1 << 0); // Required.
 187
 188         /* Enable PCIe Root Port Clock Gate */
 189         // RCBA32(0x341c) = 0x00000001;
 190
 191         /* This should probably go into the ACPI OS Init trap */
 192
 193         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 194         RCBA32(0x1e84) = 0x00020001;
 195         RCBA32(0x1e80) = 0x0000fe01;
 196
 197         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 198         RCBA32(0x1e9c) = 0x000200f0;
 199         RCBA32(0x1e98) = 0x000c0801;
 200 }
 201
 202 static void early_ich7_init(void)
 203 {
 204         uint8_t reg8;
 205         uint32_t reg32;
 206
 207         // program secondary mlt XXX byte?
 208         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 209
 210         // reset rtc power status
 211         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 212         reg8 &= ~(1 << 2);
 213         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 214
 215         // usb transient disconnect
 216         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 217         reg8 |= (3 << 0);
 218         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 219
 220         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 221         reg32 |= (1 << 29) | (1 << 17);
 222         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 223
 224         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 225         reg32 |= (1 << 31) | (1 << 27);
 226         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 227
 228         RCBA32(0x0088) = 0x0011d000;
 229         RCBA16(0x01fc) = 0x060f;
 230         RCBA32(0x01f4) = 0x86000040;
 231         RCBA32(0x0214) = 0x10030549;
 232         RCBA32(0x0218) = 0x00020504;
 233         RCBA8(0x0220) = 0xc5;
 234         reg32 = RCBA32(0x3410);
 235         reg32 |= (1 << 6);
 236         RCBA32(0x3410) = reg32;
 237         reg32 = RCBA32(0x3430);
 238         reg32 &= ~(3 << 0);
 239         reg32 |= (1 << 0);
 240         RCBA32(0x3430) = reg32;
 241         RCBA32(0x3418) |= (1 << 0);
 242         RCBA16(0x0200) = 0x2008;
 243         RCBA8(0x2027) = 0x0d;
 244         RCBA16(0x3e08) |= (1 << 7);
 245         RCBA16(0x3e48) |= (1 << 7);
 246         RCBA32(0x3e0e) |= (1 << 7);
 247         RCBA32(0x3e4e) |= (1 << 7);
 248
 249         // next step only on ich7m b0 and later:
 250         reg32 = RCBA32(0x2034);
 251         reg32 &= ~(0x0f << 16);
 252         reg32 |= (5 << 16);
 253         RCBA32(0x2034) = reg32;
 254 }
 255
 256 static void init_artec_dongle(void)
 257 {
 258         // Enable 4MB decoding
 259         outb(0xf1, 0x88);
 260         outb(0xf4, 0x88);
 261 }
 262
 263 #include <cbmem.h>
 264
 265 // Now, this needs to be included because it relies on the symbol
 266 // __PRE_RAM__ being set during CAR stage (in order to compile the
 267 // BSS free versions of the functions). Either rewrite the code
 268 // to be always BSS free, or invent a flag that's better suited than
 269 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 270 //
 271 #include "lib/cbmem.c"
 272
 273 void main(unsigned long bist)
 274 {
 275         u32 reg32;
 276         int boot_mode = 0;
 277
 278         if (bist == 0) {
 279                 enable_lapic();
 280         }
 281
 282         ich7_enable_lpc();
 283
 284         /* Force PCIRST# */
 285         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 286
 287         early_superio_config();
 288
 289         /* Set up the console */
 290         uart_init();
 291
 292 #if CONFIG_USBDEBUG
 293         i82801gx_enable_usbdebug(DBGP_DEFAULT);
 294         early_usbdebug_init();
 295 #endif
 296
 297         console_init();
 298
 299         /* Halt if there was a built in self test failure */
 300         report_bist_failure(bist);
 301
 302         if (MCHBAR16(SSKPD) == 0xCAFE) {
 303                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 304                 outb(0x6, 0xcf9);
 305                 while (1) asm("hlt");
 306         }
 307
 308         /* Perform some early chipset initialization required
 309          * before RAM initialization can work
 310          */
 311         i945_early_initialization();
 312
 313         /* This has to happen after i945_early_initialization() */
 314         init_artec_dongle();
 315
 316         /* Read PM1_CNT */
 317         reg32 = inl(DEFAULT_PMBASE + 0x04);
 318         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 319         if (((reg32 >> 10) & 7) == 5) {
 320 #if CONFIG_HAVE_ACPI_RESUME
 321                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 322                 boot_mode = 2;
 323                 /* Clear SLP_TYPE. This will break stage2 but
 324                  * we care for that when we get there.
 325                  */
 326                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 327
 328 #else
 329                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 330 #endif
 331         }
 332
 333         /* Enable SPD ROMs and DDR-II DRAM */
 334         enable_smbus();
 335
 336 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 337         dump_spd_registers();
 338 #endif
 339
 340         sdram_initialize(boot_mode);
 341
 342         /* Perform some initialization that must run before stage2 */
 343         early_ich7_init();
 344
 345         /* This should probably go away. Until now it is required
 346          * and mainboard specific
 347          */
 348         rcba_config();
 349
 350         /* Chipset Errata! */
 351         fixup_i945_errata();
 352
 353         /* Initialize the internal PCIe links before we go into stage2 */
 354         i945_late_initialization();
 355
 356 #if !CONFIG_HAVE_ACPI_RESUME
 357 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 358 #if defined(DEBUG_RAM_SETUP)
 359         sdram_dump_mchbar_registers();
 360
 361         {
 362                 /* This will not work if TSEG is in place! */
 363                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 364
 365                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 366                 ram_check(0x00000000, 0x000a0000);
 367                 ram_check(0x00100000, tom);
 368         }
 369 #endif
 370 #endif
 371 #endif
 372
 373         MCHBAR16(SSKPD) = 0xCAFE;
 374
 375 #if CONFIG_HAVE_ACPI_RESUME
 376         /* Start address of high memory tables */
 377         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 378
 379         /* If there is no high memory area, we didn't boot before, so
 380          * this is not a resume. In that case we just create the cbmem toc.
 381          */
 382         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 383                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 384
 385                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 386                  * through stage 2. We could keep stuff like stack and heap in high tables
 387                  * memory completely, but that's a wonderful clean up task for another
 388                  * day.
 389                  */
 390                 if (resume_backup_memory)
 391                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 392
 393                 /* Magic for S3 resume */
 394                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 395         }
 396 #endif
 397 }
 398