src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23
  24 #include <stdint.h>
  25 #include <string.h>
  26 #include <arch/io.h>
  27 #include <arch/romcc_io.h>
  28 #include <device/pci_def.h>
  29 #include <device/pnp_def.h>
  30 #include <cpu/x86/lapic.h>
  31
  32 #include <pc80/mc146818rtc.h>
  33
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36
  37 #if CONFIG_USBDEBUG
  38 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  39 #include "pc80/usbdebug_serial.c"
  40 #endif
  41
  42 #include "lib/ramtest.c"
  43 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  44
  45 #include "northbridge/intel/i945/udelay.c"
  46
  47 #include "southbridge/intel/i82801gx/i82801gx.h"
  48 static void setup_ich7_gpios(void)
  49 {
  50         printk(BIOS_DEBUG, " GPIOS...");
  51         /* General Registers */
  52         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  53         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  54         outl(0x7dc07f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  55         /* Output Control Registers */
  56         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  57         /* Input Control Registers */
  58         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  59         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  60         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  61         outl(0x00010030, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  62 }
  63
  64 #include "northbridge/intel/i945/early_init.c"
  65
  66 static inline int spd_read_byte(unsigned device, unsigned address)
  67 {
  68         return smbus_read_byte(device, address);
  69 }
  70
  71 #include "northbridge/intel/i945/raminit.h"
  72 #include "northbridge/intel/i945/raminit.c"
  73 #include "northbridge/intel/i945/errata.c"
  74 #include "northbridge/intel/i945/debug.c"
  75
  76 static void ich7_enable_lpc(void)
  77 {
  78         // Enable Serial IRQ
  79         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  80         // decode range
  81         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  82         // decode range
  83         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  84         // Enable 0x02e0
  85         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  86         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  87         // COM3 decode
  88         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  89         // COM4 decode
  90         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
  91 }
  92
  93 /* This box has two superios, so enabling serial becomes slightly excessive.
  94  * We disable a lot of stuff to make sure that there are no conflicts between
  95  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  96  * but safe anyways" method.
  97  */
  98 static inline void pnp_enter_ext_func_mode(device_t dev)
  99 {
 100         unsigned int port = dev >> 8;
 101         outb(0x55, port);
 102 }
 103
 104 static void pnp_exit_ext_func_mode(device_t dev)
 105 {
 106         unsigned int port = dev >> 8;
 107         outb(0xaa, port);
 108 }
 109
 110 static void pnp_write_register(device_t dev, int reg, int val)
 111 {
 112         unsigned int port = dev >> 8;
 113         outb(reg, port);
 114         outb(val, port+1);
 115 }
 116
 117 static void early_superio_config(void)
 118 {
 119         device_t dev;
 120
 121         dev=PNP_DEV(0x2e, 0x00);
 122
 123         pnp_enter_ext_func_mode(dev);
 124         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 125         pnp_write_register(dev, 0x02, 0x88); // UART power on
 126         pnp_write_register(dev, 0x03, 0x72); // Floppy
 127         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 128         pnp_write_register(dev, 0x14, 0x03); // Floppy
 129         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 130         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 131         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 132         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 133         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 134         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 135         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 136         /* These are the SMI status registers in the SIO: */
 137         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 138
 139         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 140         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 141         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 142         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 143         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 144         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 145         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 146         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 147         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 148
 149         pnp_exit_ext_func_mode(dev);
 150 }
 151
 152 static void rcba_config(void)
 153 {
 154         /* Set up virtual channel 0 */
 155         //RCBA32(0x0014) = 0x80000001;
 156         //RCBA32(0x001c) = 0x03128010;
 157
 158         /* Device 1f interrupt pin register */
 159         RCBA32(0x3100) = 0x00042220;
 160         /* Device 1d interrupt pin register */
 161         RCBA32(0x310c) = 0x00214321;
 162
 163         /* dev irq route register */
 164         RCBA16(0x3140) = 0x0232;
 165         RCBA16(0x3142) = 0x3246;
 166         RCBA16(0x3144) = 0x0237;
 167         RCBA16(0x3146) = 0x3201;
 168         RCBA16(0x3148) = 0x3216;
 169
 170         /* Enable IOAPIC */
 171         RCBA8(0x31ff) = 0x03;
 172
 173         /* Enable upper 128bytes of CMOS */
 174         RCBA32(0x3400) = (1 << 2);
 175
 176         /* Disable unused devices */
 177         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 178                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 179         RCBA32(0x3418) |= (1 << 0); // Required.
 180
 181         /* Enable PCIe Root Port Clock Gate */
 182         // RCBA32(0x341c) = 0x00000001;
 183
 184         /* This should probably go into the ACPI OS Init trap */
 185
 186         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 187         RCBA32(0x1e84) = 0x00020001;
 188         RCBA32(0x1e80) = 0x0000fe01;
 189
 190         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 191         RCBA32(0x1e9c) = 0x000200f0;
 192         RCBA32(0x1e98) = 0x000c0801;
 193 }
 194
 195 static void early_ich7_init(void)
 196 {
 197         uint8_t reg8;
 198         uint32_t reg32;
 199
 200         // program secondary mlt XXX byte?
 201         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 202
 203         // reset rtc power status
 204         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 205         reg8 &= ~(1 << 2);
 206         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 207
 208         // usb transient disconnect
 209         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 210         reg8 |= (3 << 0);
 211         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 212
 213         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 214         reg32 |= (1 << 29) | (1 << 17);
 215         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 216
 217         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 218         reg32 |= (1 << 31) | (1 << 27);
 219         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 220
 221         RCBA32(0x0088) = 0x0011d000;
 222         RCBA16(0x01fc) = 0x060f;
 223         RCBA32(0x01f4) = 0x86000040;
 224         RCBA32(0x0214) = 0x10030549;
 225         RCBA32(0x0218) = 0x00020504;
 226         RCBA8(0x0220) = 0xc5;
 227         reg32 = RCBA32(0x3410);
 228         reg32 |= (1 << 6);
 229         RCBA32(0x3410) = reg32;
 230         reg32 = RCBA32(0x3430);
 231         reg32 &= ~(3 << 0);
 232         reg32 |= (1 << 0);
 233         RCBA32(0x3430) = reg32;
 234         RCBA32(0x3418) |= (1 << 0);
 235         RCBA16(0x0200) = 0x2008;
 236         RCBA8(0x2027) = 0x0d;
 237         RCBA16(0x3e08) |= (1 << 7);
 238         RCBA16(0x3e48) |= (1 << 7);
 239         RCBA32(0x3e0e) |= (1 << 7);
 240         RCBA32(0x3e4e) |= (1 << 7);
 241
 242         // next step only on ich7m b0 and later:
 243         reg32 = RCBA32(0x2034);
 244         reg32 &= ~(0x0f << 16);
 245         reg32 |= (5 << 16);
 246         RCBA32(0x2034) = reg32;
 247 }
 248
 249 static void init_artec_dongle(void)
 250 {
 251         // Enable 4MB decoding
 252         outb(0xf1, 0x88);
 253         outb(0xf4, 0x88);
 254 }
 255
 256 #include <cbmem.h>
 257
 258 // Now, this needs to be included because it relies on the symbol
 259 // __PRE_RAM__ being set during CAR stage (in order to compile the
 260 // BSS free versions of the functions). Either rewrite the code
 261 // to be always BSS free, or invent a flag that's better suited than
 262 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 263 //
 264 #include "lib/cbmem.c"
 265
 266 void main(unsigned long bist)
 267 {
 268         u32 reg32;
 269         int boot_mode = 0;
 270
 271         if (bist == 0) {
 272                 enable_lapic();
 273         }
 274
 275         /* Force PCIRST# */
 276         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 277         udelay(200 * 1000);
 278         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 279
 280         ich7_enable_lpc();
 281         early_superio_config();
 282
 283         /* Set up the console */
 284         uart_init();
 285
 286 #if CONFIG_USBDEBUG
 287         i82801gx_enable_usbdebug(1);
 288         early_usbdebug_init();
 289 #endif
 290
 291         console_init();
 292
 293         /* Halt if there was a built in self test failure */
 294         report_bist_failure(bist);
 295
 296         if (MCHBAR16(SSKPD) == 0xCAFE) {
 297                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 298                 outb(0x6, 0xcf9);
 299                 while (1) asm("hlt");
 300         }
 301
 302         /* Perform some early chipset initialization required
 303          * before RAM initialization can work
 304          */
 305         i945_early_initialization();
 306
 307         /* This has to happen after i945_early_initialization() */
 308         init_artec_dongle();
 309
 310         /* Read PM1_CNT */
 311         reg32 = inl(DEFAULT_PMBASE + 0x04);
 312         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 313         if (((reg32 >> 10) & 7) == 5) {
 314 #if CONFIG_HAVE_ACPI_RESUME
 315                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 316                 boot_mode = 2;
 317                 /* Clear SLP_TYPE. This will break stage2 but
 318                  * we care for that when we get there.
 319                  */
 320                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 321
 322 #else
 323                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 324 #endif
 325         }
 326
 327         /* Enable SPD ROMs and DDR-II DRAM */
 328         enable_smbus();
 329
 330 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 331         dump_spd_registers();
 332 #endif
 333
 334         sdram_initialize(boot_mode);
 335
 336         /* Perform some initialization that must run before stage2 */
 337         early_ich7_init();
 338
 339         /* This should probably go away. Until now it is required
 340          * and mainboard specific
 341          */
 342         rcba_config();
 343
 344         /* Chipset Errata! */
 345         fixup_i945_errata();
 346
 347         /* Initialize the internal PCIe links before we go into stage2 */
 348         i945_late_initialization();
 349
 350 #if !CONFIG_HAVE_ACPI_RESUME
 351 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 352 #if CONFIG_DEBUG_RAM_SETUP
 353         sdram_dump_mchbar_registers();
 354
 355         {
 356                 /* This will not work if TSEG is in place! */
 357                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 358
 359                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 360                 ram_check(0x00000000, 0x000a0000);
 361                 ram_check(0x00100000, tom);
 362         }
 363 #endif
 364 #endif
 365 #endif
 366
 367         MCHBAR16(SSKPD) = 0xCAFE;
 368
 369 #if CONFIG_HAVE_ACPI_RESUME
 370         /* Start address of high memory tables */
 371         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 372
 373         /* If there is no high memory area, we didn't boot before, so
 374          * this is not a resume. In that case we just create the cbmem toc.
 375          */
 376         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 377                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 378
 379                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 380                  * through stage 2. We could keep stuff like stack and heap in high tables
 381                  * memory completely, but that's a wonderful clean up task for another
 382                  * day.
 383                  */
 384                 if (resume_backup_memory)
 385                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 386
 387                 /* Magic for S3 resume */
 388                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 389         }
 390 #endif
 391 }
 392