src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23
  24 /* Configuration of the i945 driver */
  25 #define CHIPSET_I945GM 1
  26 #define CHANNEL_XOR_RANDOMIZATION 1
  27 // Rocky freezing temperature settings:
  28 #define MAXIMUM_SUPPORTED_FREQUENCY 400
  29
  30 #include <stdint.h>
  31 #include <string.h>
  32 #include <arch/io.h>
  33 #include <arch/romcc_io.h>
  34 #include <device/pci_def.h>
  35 #include <device/pnp_def.h>
  36 #include <cpu/x86/lapic.h>
  37
  38 #include "option_table.h"
  39 #include "pc80/mc146818rtc_early.c"
  40
  41 #include <console/console.h>
  42 #include <cpu/x86/bist.h>
  43
  44 #if CONFIG_USBDEBUG_DIRECT
  45 #define DBGP_DEFAULT 1
  46 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  47 #include "pc80/usbdebug_serial.c"
  48 #endif
  49
  50 #include "lib/ramtest.c"
  51 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  52
  53 #include "northbridge/intel/i945/udelay.c"
  54
  55 #include "southbridge/intel/i82801gx/i82801gx.h"
  56 static void setup_ich7_gpios(void)
  57 {
  58         printk(BIOS_DEBUG, " GPIOS...");
  59         /* General Registers */
  60         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  61         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  62         outl(0x7dc07f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  63         /* Output Control Registers */
  64         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  65         /* Input Control Registers */
  66         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  67         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  68         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  69         outl(0x00010030, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  70 }
  71
  72 #include "northbridge/intel/i945/early_init.c"
  73
  74 static inline int spd_read_byte(unsigned device, unsigned address)
  75 {
  76         return smbus_read_byte(device, address);
  77 }
  78
  79 #include "northbridge/intel/i945/raminit.h"
  80 #include "northbridge/intel/i945/raminit.c"
  81 #include "northbridge/intel/i945/errata.c"
  82 #include "northbridge/intel/i945/debug.c"
  83
  84 static void ich7_enable_lpc(void)
  85 {
  86         // Enable Serial IRQ
  87         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  88         // decode range
  89         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  90         // decode range
  91         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  92         // Enable 0x02e0
  93         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  94         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  95         // COM3 decode
  96         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  97         // COM4 decode
  98         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
  99 }
 100
 101 /* This box has two superios, so enabling serial becomes slightly excessive.
 102  * We disable a lot of stuff to make sure that there are no conflicts between
 103  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 104  * but safe anyways" method.
 105  */
 106 static inline void pnp_enter_ext_func_mode(device_t dev)
 107 {
 108         unsigned int port = dev >> 8;
 109         outb(0x55, port);
 110 }
 111
 112 static void pnp_exit_ext_func_mode(device_t dev)
 113 {
 114         unsigned int port = dev >> 8;
 115         outb(0xaa, port);
 116 }
 117
 118 static void pnp_write_register(device_t dev, int reg, int val)
 119 {
 120         unsigned int port = dev >> 8;
 121         outb(reg, port);
 122         outb(val, port+1);
 123 }
 124
 125 static void early_superio_config(void)
 126 {
 127         device_t dev;
 128
 129         dev=PNP_DEV(0x2e, 0x00);
 130
 131         pnp_enter_ext_func_mode(dev);
 132         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 133         pnp_write_register(dev, 0x02, 0x88); // UART power on
 134         pnp_write_register(dev, 0x03, 0x72); // Floppy
 135         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 136         pnp_write_register(dev, 0x14, 0x03); // Floppy
 137         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 138         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 139         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 140         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 141         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 142         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 143         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 144         /* These are the SMI status registers in the SIO: */
 145         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 146
 147         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 148         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 149         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 150         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 151         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 152         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 153         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 154         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 155         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 156
 157         pnp_exit_ext_func_mode(dev);
 158 }
 159
 160 static void rcba_config(void)
 161 {
 162         /* Set up virtual channel 0 */
 163         //RCBA32(0x0014) = 0x80000001;
 164         //RCBA32(0x001c) = 0x03128010;
 165
 166         /* Device 1f interrupt pin register */
 167         RCBA32(0x3100) = 0x00042220;
 168         /* Device 1d interrupt pin register */
 169         RCBA32(0x310c) = 0x00214321;
 170
 171         /* dev irq route register */
 172         RCBA16(0x3140) = 0x0232;
 173         RCBA16(0x3142) = 0x3246;
 174         RCBA16(0x3144) = 0x0237;
 175         RCBA16(0x3146) = 0x3201;
 176         RCBA16(0x3148) = 0x3216;
 177
 178         /* Enable IOAPIC */
 179         RCBA8(0x31ff) = 0x03;
 180
 181         /* Enable upper 128bytes of CMOS */
 182         RCBA32(0x3400) = (1 << 2);
 183
 184         /* Disable unused devices */
 185         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 186                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 187         RCBA32(0x3418) |= (1 << 0); // Required.
 188
 189         /* Enable PCIe Root Port Clock Gate */
 190         // RCBA32(0x341c) = 0x00000001;
 191
 192         /* This should probably go into the ACPI OS Init trap */
 193
 194         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 195         RCBA32(0x1e84) = 0x00020001;
 196         RCBA32(0x1e80) = 0x0000fe01;
 197
 198         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 199         RCBA32(0x1e9c) = 0x000200f0;
 200         RCBA32(0x1e98) = 0x000c0801;
 201 }
 202
 203 static void early_ich7_init(void)
 204 {
 205         uint8_t reg8;
 206         uint32_t reg32;
 207
 208         // program secondary mlt XXX byte?
 209         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 210
 211         // reset rtc power status
 212         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 213         reg8 &= ~(1 << 2);
 214         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 215
 216         // usb transient disconnect
 217         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 218         reg8 |= (3 << 0);
 219         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 220
 221         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 222         reg32 |= (1 << 29) | (1 << 17);
 223         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 224
 225         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 226         reg32 |= (1 << 31) | (1 << 27);
 227         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 228
 229         RCBA32(0x0088) = 0x0011d000;
 230         RCBA16(0x01fc) = 0x060f;
 231         RCBA32(0x01f4) = 0x86000040;
 232         RCBA32(0x0214) = 0x10030549;
 233         RCBA32(0x0218) = 0x00020504;
 234         RCBA8(0x0220) = 0xc5;
 235         reg32 = RCBA32(0x3410);
 236         reg32 |= (1 << 6);
 237         RCBA32(0x3410) = reg32;
 238         reg32 = RCBA32(0x3430);
 239         reg32 &= ~(3 << 0);
 240         reg32 |= (1 << 0);
 241         RCBA32(0x3430) = reg32;
 242         RCBA32(0x3418) |= (1 << 0);
 243         RCBA16(0x0200) = 0x2008;
 244         RCBA8(0x2027) = 0x0d;
 245         RCBA16(0x3e08) |= (1 << 7);
 246         RCBA16(0x3e48) |= (1 << 7);
 247         RCBA32(0x3e0e) |= (1 << 7);
 248         RCBA32(0x3e4e) |= (1 << 7);
 249
 250         // next step only on ich7m b0 and later:
 251         reg32 = RCBA32(0x2034);
 252         reg32 &= ~(0x0f << 16);
 253         reg32 |= (5 << 16);
 254         RCBA32(0x2034) = reg32;
 255 }
 256
 257 static void init_artec_dongle(void)
 258 {
 259         // Enable 4MB decoding
 260         outb(0xf1, 0x88);
 261         outb(0xf4, 0x88);
 262 }
 263
 264 #include <cbmem.h>
 265
 266 // Now, this needs to be included because it relies on the symbol
 267 // __PRE_RAM__ being set during CAR stage (in order to compile the
 268 // BSS free versions of the functions). Either rewrite the code
 269 // to be always BSS free, or invent a flag that's better suited than
 270 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 271 //
 272 #include "lib/cbmem.c"
 273
 274 void main(unsigned long bist)
 275 {
 276         u32 reg32;
 277         int boot_mode = 0;
 278
 279         if (bist == 0) {
 280                 enable_lapic();
 281         }
 282
 283         ich7_enable_lpc();
 284
 285         /* Force PCIRST# */
 286         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 287
 288         early_superio_config();
 289
 290         /* Set up the console */
 291         uart_init();
 292
 293 #if CONFIG_USBDEBUG_DIRECT
 294         i82801gx_enable_usbdebug(DBGP_DEFAULT);
 295         early_usbdebug_init();
 296 #endif
 297
 298         console_init();
 299
 300         /* Halt if there was a built in self test failure */
 301         report_bist_failure(bist);
 302
 303         if (MCHBAR16(SSKPD) == 0xCAFE) {
 304                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 305                 outb(0x6, 0xcf9);
 306                 while (1) asm("hlt");
 307         }
 308
 309         /* Perform some early chipset initialization required
 310          * before RAM initialization can work
 311          */
 312         i945_early_initialization();
 313
 314         /* This has to happen after i945_early_initialization() */
 315         init_artec_dongle();
 316
 317         /* Read PM1_CNT */
 318         reg32 = inl(DEFAULT_PMBASE + 0x04);
 319         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 320         if (((reg32 >> 10) & 7) == 5) {
 321 #if CONFIG_HAVE_ACPI_RESUME
 322                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 323                 boot_mode = 2;
 324                 /* Clear SLP_TYPE. This will break stage2 but
 325                  * we care for that when we get there.
 326                  */
 327                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 328
 329 #else
 330                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 331 #endif
 332         }
 333
 334         /* Enable SPD ROMs and DDR-II DRAM */
 335         enable_smbus();
 336
 337 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 338         dump_spd_registers();
 339 #endif
 340
 341         sdram_initialize(boot_mode);
 342
 343         /* Perform some initialization that must run before stage2 */
 344         early_ich7_init();
 345
 346         /* This should probably go away. Until now it is required
 347          * and mainboard specific
 348          */
 349         rcba_config();
 350
 351         /* Chipset Errata! */
 352         fixup_i945_errata();
 353
 354         /* Initialize the internal PCIe links before we go into stage2 */
 355         i945_late_initialization();
 356
 357 #if !CONFIG_HAVE_ACPI_RESUME
 358 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 359 #if defined(DEBUG_RAM_SETUP)
 360         sdram_dump_mchbar_registers();
 361
 362         {
 363                 /* This will not work if TSEG is in place! */
 364                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 365
 366                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 367                 ram_check(0x00000000, 0x000a0000);
 368                 ram_check(0x00100000, tom);
 369         }
 370 #endif
 371 #endif
 372 #endif
 373
 374         MCHBAR16(SSKPD) = 0xCAFE;
 375
 376 #if CONFIG_HAVE_ACPI_RESUME
 377         /* Start address of high memory tables */
 378         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 379
 380         /* If there is no high memory area, we didn't boot before, so
 381          * this is not a resume. In that case we just create the cbmem toc.
 382          */
 383         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 384                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 385
 386                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 387                  * through stage 2. We could keep stuff like stack and heap in high tables
 388                  * memory completely, but that's a wonderful clean up task for another
 389                  * day.
 390                  */
 391                 if (resume_backup_memory)
 392                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 393
 394                 /* Magic for S3 resume */
 395                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 396         }
 397 #endif
 398 }
 399