src/mainboard/msi/ms9185/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2006 MSI
   9  * Written by bxshi <bingxunshi@gmail.com> for MSI.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  24  */
  25
  26 #define ASSEMBLY 1
  27 #define __ROMCC__
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  31
  32 #define SET_NB_CFG_54 1
  33
  34 //used by raminit
  35 #define QRANK_DIMM_SUPPORT 1
  36
  37 //used by incoherent_ht
  38 //#define K8_SCAN_PCI_BUS 1
  39 //#define K8_ALLOCATE_IO_RANGE 1
  40
  41
  42 //used by init_cpus and fidvid
  43 #define K8_SET_FIDVID 1
  44 //if we want to wait for core1 done before DQS training, set it to 0
  45 #define K8_SET_FIDVID_CORE0_ONLY 1
  46
  47 #define DEBUG_SMBUS 1
  48
  49 #include <stdint.h>
  50 #include <string.h>
  51 #include <device/pci_def.h>
  52 #include <device/pci_ids.h>
  53 #include <arch/io.h>
  54 #include <device/pnp_def.h>
  55 #include <arch/romcc_io.h>
  56 #include <cpu/x86/lapic.h>
  57 #include "option_table.h"
  58 #include "pc80/mc146818rtc_early.c"
  59 #include "pc80/serial.c"
  60 #include "arch/i386/lib/console.c"
  61
  62 #if 0
  63 static void post_code(uint8_t value) {
  64 #if 1
  65         int i;
  66         for(i=0;i<0x80000;i++) {
  67                 outb(value, 0x80);
  68         }
  69 #endif
  70 }
  71 #endif
  72
  73 #include <cpu/amd/model_fxx_rev.h>
  74 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  75 #include "northbridge/amd/amdk8/raminit.h"
  76 #include "cpu/amd/model_fxx/apic_timer.c"
  77 #include "lib/delay.c"
  78
  79
  80 #include "cpu/x86/lapic/boot_cpu.c"
  81 #include "northbridge/amd/amdk8/reset_test.c"
  82 #include "northbridge/amd/amdk8/debug.c"
  83 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  84 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  85 #include "cpu/x86/bist.h"
  86
  87 #include "northbridge/amd/amdk8/setup_resource_map.c"
  88
  89 #define SERIAL_DEV PNP_DEV(0x2e, PC87417_SP1)
  90 #define RTC_DEV PNP_DEV(0x2e, PC87417_RTC)
  91 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  92 static void memreset_setup(void)
  93 {
  94 }
  95
  96 static void memreset(int controllers, const struct mem_controller *ctrl)
  97 {
  98 }
  99
 100 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 101 {
 102 #define SMBUS_SWITCH1 0x70
 103 #define SMBUS_SWITCH2 0x72
 104         unsigned device = (ctrl->channel0[0]) >> 8;
 105         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
 106         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
 107 }
 108
 109 #if 0
 110 static inline void change_i2c_mux(unsigned device)
 111 {
 112 #define SMBUS_SWITCH1 0x70
 113 #define SMBUS_SWITCH2 0x72
 114         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
 115         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
 116 }
 117 #endif
 118
 119
 120
 121 static inline int spd_read_byte(unsigned device, unsigned address)
 122 {
 123         return smbus_read_byte(device, address);
 124 }
 125
 126 #include "northbridge/amd/amdk8/amdk8_f.h"
 127 #include "northbridge/amd/amdk8/coherent_ht.c"
 128
 129 #include "northbridge/amd/amdk8/incoherent_ht.c"
 130
 131 #include "northbridge/amd/amdk8/raminit_f.c"
 132
 133 #include "sdram/generic_sdram.c"
 134
 135  /* msi does not want the default */
 136 #include "resourcemap.c"
 137
 138 #include "cpu/amd/dualcore/dualcore.c"
 139
 140 #define RC0 (0x10<<8)
 141 #define RC1 (0x01<<8)
 142
 143 #define DIMM0 0x50
 144 #define DIMM1 0x51
 145 #define DIMM2 0x52
 146 #define DIMM3 0x53
 147 #define DIMM4 0x54
 148 #define DIMM5 0x55
 149 #define DIMM6 0x56
 150 #define DIMM7 0x57
 151
 152
 153 #include "cpu/amd/car/copy_and_run.c"
 154 #include "cpu/amd/car/post_cache_as_ram.c"
 155
 156 #include "cpu/amd/model_fxx/init_cpus.c"
 157
 158 #include "cpu/amd/model_fxx/fidvid.c"
 159
 160 #if CONFIG_USE_FALLBACK_IMAGE == 1
 161
 162 #include "northbridge/amd/amdk8/early_ht.c"
 163
 164 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 165 {
 166
 167         /* Is this a cpu only reset? Is this a secondary cpu? */
 168         if ((cpu_init_detectedx) || (!boot_cpu())) {
 169                 if (last_boot_normal()) { // RTC already inited
 170                         goto normal_image;
 171                 } else {
 172                         goto fallback_image;
 173                 }
 174         }
 175         /* Nothing special needs to be done to find bus 0 */
 176         /* Allow the HT devices to be found */
 177
 178         enumerate_ht_chain();
 179
 180         bcm5785_enable_rom();
 181
 182         bcm5785_enable_lpc();
 183
 184         //enable RTC
 185         pc87417_enable_dev(RTC_DEV);
 186
 187         /* Is this a deliberate reset by the bios */
 188 //        post_code(0x22);
 189         if (bios_reset_detected() && last_boot_normal()) {
 190                 goto normal_image;
 191         }
 192         /* This is the primary cpu how should I boot? */
 193         else if (do_normal_boot()) {
 194                 goto normal_image;
 195         }
 196         else {
 197                 goto fallback_image;
 198         }
 199  normal_image:
 200 //        post_code(0x23);
 201         __asm__ volatile ("jmp __normal_image"
 202                 : /* outputs */
 203                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 204                 );
 205
 206  fallback_image:
 207 //        post_code(0x25);
 208         ;
 209
 210 }
 211 #endif
 212
 213 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 214
 215 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 216 {
 217
 218 #if CONFIG_USE_FALLBACK_IMAGE == 1
 219        failover_process(bist, cpu_init_detectedx);
 220 #endif
 221        real_main(bist, cpu_init_detectedx);
 222
 223 }
 224
 225 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 226 {
 227        static const uint16_t spd_addr[] = {
 228                        //first node
 229                         RC0|DIMM0, RC0|DIMM2, RC0|DIMM4, RC0|DIMM6,
 230                         RC0|DIMM1, RC0|DIMM3, RC0|DIMM5, RC0|DIMM7,
 231 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 232                        //second node
 233                        RC1|DIMM0, RC1|DIMM2, RC1|DIMM4, RC1|DIMM6,
 234                        RC1|DIMM1, RC1|DIMM3, RC1|DIMM5, RC1|DIMM7,
 235 #endif
 236
 237        };
 238
 239        struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 240
 241         int needs_reset;
 242         unsigned bsp_apicid = 0;
 243
 244         if (bist == 0) {
 245                bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 246         }
 247
 248 //     post_code(0x32);
 249
 250        pc87417_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 251         uart_init();
 252         console_init();
 253
 254 //     dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 255
 256        /* Halt if there was a built in self test failure */
 257        report_bist_failure(bist);
 258
 259        print_debug("*sysinfo range: ["); print_debug_hex32(sysinfo); print_debug(",");  print_debug_hex32((unsigned long)sysinfo+sizeof(struct sys_info)); print_debug(")\r\n");
 260
 261        setup_ms9185_resource_map();
 262 #if 0
 263         dump_pci_device(PCI_DEV(0, 0x18, 0));
 264        dump_pci_device(PCI_DEV(0, 0x19, 0));
 265 #endif
 266
 267        print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 268
 269        setup_coherent_ht_domain();
 270
 271        wait_all_core0_started();
 272 #if CONFIG_LOGICAL_CPUS==1
 273         // It is said that we should start core1 after all core0 launched
 274        /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 275         * So here need to make sure last core0 is started, esp for two way system,
 276         * (there may be apic id conflicts in that case)
 277         */
 278         start_other_cores();
 279 //bx_a010-     wait_all_other_cores_started(bsp_apicid);
 280 #endif
 281
 282        /* it will set up chains and store link pair for optimization later */
 283         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 284
 285        bcm5785_early_setup();
 286
 287
 288 #if 0
 289        //it your CPU min fid is 1G, you can change HT to 1G and FID to max one time.
 290         needs_reset = optimize_link_coherent_ht();
 291         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 292 #endif
 293
 294 #if K8_SET_FIDVID == 1
 295
 296         {
 297                 msr_t msr;
 298                 msr=rdmsr(0xc0010042);
 299                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 300
 301         }
 302
 303        enable_fid_change();
 304
 305        enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 306
 307         init_fidvid_bsp(bsp_apicid);
 308
 309         // show final fid and vid
 310         {
 311                 msr_t msr;
 312                 msr=rdmsr(0xc0010042);
 313                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 314
 315         }
 316 #endif
 317
 318 #if 1
 319        needs_reset = optimize_link_coherent_ht();
 320        needs_reset |= optimize_link_incoherent_ht(sysinfo);
 321
 322         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 323         if (needs_reset) {
 324                 print_info("ht reset -\r\n");
 325                 soft_reset();
 326         }
 327 #endif
 328        allow_all_aps_stop(bsp_apicid);
 329
 330         //It's the time to set ctrl in sysinfo now;
 331        fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 332
 333        enable_smbus();
 334
 335 #if 0
 336        int i;
 337        for(i=0;i<2;i++) {
 338                activate_spd_rom(sysinfo->ctrl+i);
 339                dump_smbus_registers();
 340        }
 341 #endif
 342
 343 #if 0
 344        int i;
 345         for(i=1;i<256;i<<=1) {
 346                 change_i2c_mux(i);
 347                 dump_smbus_registers();
 348         }
 349 #endif
 350
 351        memreset_setup();
 352
 353        //do we need apci timer, tsc...., only debug need it for better output
 354         /* all ap stopped? */
 355 //        init_timer(); // Need to use TMICT to synconize FID/VID
 356
 357        sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 358
 359 #if 0
 360         print_pci_devices();
 361 #endif
 362
 363 #if 0
 364 //        dump_pci_devices();
 365         dump_pci_device_index_wait(PCI_DEV(0, 0x18, 2), 0x98);
 366        dump_pci_device_index_wait(PCI_DEV(0, 0x19, 2), 0x98);
 367 #endif
 368
 369        post_cache_as_ram();
 370
 371
 372 }