src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 // #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  24 // #define RAM_TIMING_DEBUG 1
  25 // #define DQS_TRAIN_DEBUG 1
  26 // #define RES_DEBUG 1
  27
  28 #define RAMINIT_SYSINFO 1
  29 #define K8_ALLOCATE_IO_RANGE 1
  30 #define QRANK_DIMM_SUPPORT 1
  31 #if CONFIG_LOGICAL_CPUS == 1
  32 #define SET_NB_CFG_54 1
  33 #endif
  34
  35 /* Used by init_cpus and fidvid. */
  36 #define SET_FIDVID 1
  37
  38 /* If we want to wait for core1 done before DQS training, set it to 0. */
  39 #define SET_FIDVID_CORE0_ONLY 1
  40
  41 #if CONFIG_K8_REV_F_SUPPORT == 1
  42 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  43 #endif
  44
  45 #define DBGP_DEFAULT 7
  46
  47 #include <stdint.h>
  48 #include <string.h>
  49 #include <device/pci_def.h>
  50 #include <device/pci_ids.h>
  51 #include <arch/io.h>
  52 #include <device/pnp_def.h>
  53 #include <arch/romcc_io.h>
  54 #include <cpu/x86/lapic.h>
  55 #include <pc80/mc146818rtc.h>
  56
  57 #include <console/console.h>
  58 #if CONFIG_USBDEBUG
  59 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug.c"
  60 #include "pc80/usbdebug_serial.c"
  61 #endif
  62 #include "lib/ramtest.c"
  63 #include <cpu/amd/model_fxx_rev.h>
  64 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  65 #include "northbridge/amd/amdk8/raminit.h"
  66 #include "cpu/amd/model_fxx/apic_timer.c"
  67 #include "lib/delay.c"
  68
  69 #include "cpu/x86/lapic/boot_cpu.c"
  70 #include "northbridge/amd/amdk8/reset_test.c"
  71 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  72 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  73
  74 #include "cpu/x86/bist.h"
  75 #include "northbridge/amd/amdk8/debug.c"
  76 #include "cpu/x86/mtrr/earlymtrr.c"
  77 #include "northbridge/amd/amdk8/setup_resource_map.c"
  78
  79 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  80 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  81
  82 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  83
  84 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  85 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  86
  87 static inline int spd_read_byte(unsigned int device, unsigned int address)
  88 {
  89         return smbus_read_byte(device, address);
  90 }
  91
  92 #include "northbridge/amd/amdk8/amdk8_f.h"
  93 #include "northbridge/amd/amdk8/incoherent_ht.c"
  94 #include "northbridge/amd/amdk8/coherent_ht.c"
  95 #include "northbridge/amd/amdk8/raminit_f.c"
  96 #include "lib/generic_sdram.c"
  97
  98 #include "resourcemap.c"
  99 #include "cpu/amd/dualcore/dualcore.c"
 100
 101 #define MCP55_NUM 1
 102 #define MCP55_USE_NIC 1
 103 #define MCP55_USE_AZA 1
 104 #define MCP55_PCI_E_X_0 0
 105
 106 #define MCP55_MB_SETUP \
 107         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 108         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 109         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 110         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 111         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 112         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 113
 114 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 115 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 116
 117 #include "cpu/amd/car/post_cache_as_ram.c"
 118 #include "cpu/amd/model_fxx/init_cpus.c"
 119 #include "cpu/amd/model_fxx/fidvid.c"
 120
 121 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 122 #include "northbridge/amd/amdk8/early_ht.c"
 123
 124 static void sio_setup(void)
 125 {
 126         uint32_t dword;
 127         uint8_t byte;
 128
 129         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 130         byte |= 0x20;
 131         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 132
 133         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 134         dword |= (1 << 0);
 135         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 136
 137         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 138         dword |= (1 << 16);
 139         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 140 }
 141
 142 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 143 {
 144         static const uint16_t spd_addr[] = {
 145                 // Node 0
 146                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 147                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 148                 // Node 1
 149                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 150                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 151         };
 152
 153         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 154                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 155
 156         int needs_reset = 0;
 157         unsigned bsp_apicid = 0;
 158
 159         if (!cpu_init_detectedx && boot_cpu()) {
 160                 /* Nothing special needs to be done to find bus 0. */
 161                 /* Allow the HT devices to be found. */
 162                 enumerate_ht_chain();
 163
 164                 sio_setup();
 165
 166                 /* Setup the MCP55. */
 167                 mcp55_enable_rom();
 168         }
 169
 170         if (bist == 0)
 171                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 172
 173         /* FIXME: This should be part of the Super I/O code/config. */
 174         pnp_enter_ext_func_mode(SERIAL_DEV);
 175         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 176         pnp_write_config(SERIAL_DEV, 0x24, 0);
 177         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 178         pnp_exit_ext_func_mode(SERIAL_DEV);
 179
 180         setup_mb_resource_map();
 181         uart_init();
 182         report_bist_failure(bist); /* Halt upon BIST failure. */
 183 #if CONFIG_USBDEBUG
 184         mcp55_enable_usbdebug(DBGP_DEFAULT);
 185         early_usbdebug_init();
 186 #endif
 187         console_init();
 188
 189         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 190         print_debug("bsp_apicid=");
 191         print_debug_hex8(bsp_apicid);
 192         print_debug("\n");
 193
 194 #if CONFIG_MEM_TRAIN_SEQ == 1
 195         /* In BSP so could hold all AP until sysinfo is in RAM. */
 196         set_sysinfo_in_ram(0);
 197 #endif
 198
 199         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 200         wait_all_core0_started();
 201
 202 #if CONFIG_LOGICAL_CPUS == 1
 203         /* It is said that we should start core1 after all core0 launched
 204          * becase optimize_link_coherent_ht is moved out from
 205          * setup_coherent_ht_domain, so here need to make sure last core0 is
 206          * started, esp for two way system (there may be APIC ID conflicts in
 207          * that case).
 208          */
 209         start_other_cores();
 210         wait_all_other_cores_started(bsp_apicid);
 211 #endif
 212
 213         /* Set up chains and store link pair for optimization later. */
 214         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 215
 216 #if SET_FIDVID == 1
 217         {
 218                 msr_t msr = rdmsr(0xc0010042);
 219                 print_debug("begin msr fid, vid ");
 220                 print_debug_hex32(msr.hi);
 221                 print_debug_hex32(msr.lo);
 222                 print_debug("\n");
 223         }
 224
 225         enable_fid_change();
 226         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 227         init_fidvid_bsp(bsp_apicid);
 228
 229         {
 230                 msr_t msr = rdmsr(0xc0010042);
 231                 print_debug("end   msr fid, vid ");
 232                 print_debug_hex32(msr.hi);
 233                 print_debug_hex32(msr.lo);
 234                 print_debug("\n");
 235         }
 236 #endif
 237
 238         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 239
 240         needs_reset |= optimize_link_coherent_ht();
 241         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 242         needs_reset |= mcp55_early_setup_x();
 243
 244         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 245         if (needs_reset) {
 246                 print_info("ht reset -\n");
 247                 soft_reset();
 248         }
 249         allow_all_aps_stop(bsp_apicid);
 250
 251         /* It's the time to set ctrl in sysinfo now. */
 252         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 253
 254         enable_smbus();
 255
 256         /* All AP stopped? */
 257
 258         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 259
 260         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 261         post_cache_as_ram();
 262 }
 263