src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <lib.h>
  25 #include <arch/io.h>
  26 #include <arch/romcc_io.h>
  27 #include <device/pci_def.h>
  28 #include <device/pnp_def.h>
  29 #include <cpu/x86/lapic.h>
  30
  31 #include "superio/winbond/w83627thg/w83627thg.h"
  32
  33 #include <pc80/mc146818rtc.h>
  34 #include "option_table.h"
  35
  36 #include <console/console.h>
  37 #include <cpu/x86/bist.h>
  38
  39 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  40
  41 void enable_smbus(void);
  42
  43 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  44
  45 #include "northbridge/intel/i945/i945.h"
  46 #include "northbridge/intel/i945/raminit.h"
  47 #include "southbridge/intel/i82801gx/i82801gx.h"
  48
  49 void setup_ich7_gpios(void)
  50 {
  51         printk(BIOS_DEBUG, " GPIOS...");
  52         /* General Registers */
  53         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  54         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  55         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  56         /* Output Control Registers */
  57         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  58         /* Input Control Registers */
  59         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  60         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  61         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  62         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  63 }
  64
  65 static void ich7_enable_lpc(void)
  66 {
  67         // Enable Serial IRQ
  68         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  69         // Set COM1/COM2 decode range
  70         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  71         // Enable COM1/COM2/KBD/SuperIO1+2
  72         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
  73         // Enable HWM at 0xa00
  74         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
  75         // COM3 decode
  76         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
  77         // COM4 decode
  78         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
  79         // io 0x300 decode
  80         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
  81 }
  82
  83 /* This box has two superios, so enabling serial becomes slightly excessive.
  84  * We disable a lot of stuff to make sure that there are no conflicts between
  85  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  86  * but safe anyways" method.
  87  */
  88 static void early_superio_config_w83627thg(void)
  89 {
  90         device_t dev;
  91
  92         dev=PNP_DEV(0x2e, W83627THG_SP1);
  93         pnp_enter_ext_func_mode(dev);
  94
  95         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
  96
  97         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
  98         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
  99
 100         dev=PNP_DEV(0x2e, W83627THG_SP1);
 101         pnp_set_logical_device(dev);
 102         pnp_set_enable(dev, 0);
 103         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 104         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 105         pnp_set_enable(dev, 1);
 106
 107         dev=PNP_DEV(0x2e, W83627THG_SP2);
 108         pnp_set_logical_device(dev);
 109         pnp_set_enable(dev, 0);
 110         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 111         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 112         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 113         pnp_set_enable(dev, 1);
 114
 115         dev=PNP_DEV(0x2e, W83627THG_KBC);
 116         pnp_set_logical_device(dev);
 117         pnp_set_enable(dev, 0);
 118         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 119         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 120         // pnp_write_config(dev, 0xf0, 0x82);
 121         pnp_set_enable(dev, 1);
 122
 123         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 124         pnp_set_logical_device(dev);
 125         pnp_set_enable(dev, 0);
 126         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 127         pnp_set_enable(dev, 1);
 128
 129         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 130         pnp_set_logical_device(dev);
 131         pnp_set_enable(dev, 1); // Just enable it
 132
 133         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 134         pnp_set_logical_device(dev);
 135         pnp_set_enable(dev, 0);
 136         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 137         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 138         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 139
 140         dev=PNP_DEV(0x2e, W83627THG_FDC);
 141         pnp_set_logical_device(dev);
 142         pnp_set_enable(dev, 0);
 143
 144         dev=PNP_DEV(0x2e, W83627THG_PP);
 145         pnp_set_logical_device(dev);
 146         pnp_set_enable(dev, 0);
 147
 148         /* Enable HWM */
 149         dev=PNP_DEV(0x2e, W83627THG_HWM);
 150         pnp_set_logical_device(dev);
 151         pnp_set_enable(dev, 0);
 152         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 153         pnp_set_enable(dev, 1);
 154
 155         pnp_exit_ext_func_mode(dev);
 156
 157         dev=PNP_DEV(0x4e, W83627THG_SP1);
 158         pnp_enter_ext_func_mode(dev);
 159
 160         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 161         pnp_set_enable(dev, 0);
 162         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 163         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 164         pnp_set_enable(dev, 1);
 165
 166         dev=PNP_DEV(0x4e, W83627THG_SP2);
 167         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 168         pnp_set_enable(dev, 0);
 169         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 170         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 171         pnp_set_enable(dev, 1);
 172
 173         dev=PNP_DEV(0x4e, W83627THG_FDC);
 174         pnp_set_logical_device(dev);
 175         pnp_set_enable(dev, 0);
 176
 177         dev=PNP_DEV(0x4e, W83627THG_PP);
 178         pnp_set_logical_device(dev);
 179         pnp_set_enable(dev, 0);
 180
 181         dev=PNP_DEV(0x4e, W83627THG_KBC);
 182         pnp_set_logical_device(dev);
 183         pnp_set_enable(dev, 0);
 184         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 185         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 186
 187         pnp_exit_ext_func_mode(dev);
 188 }
 189
 190 static void rcba_config(void)
 191 {
 192         u32 reg32;
 193
 194         /* Set up virtual channel 0 */
 195         //RCBA32(0x0014) = 0x80000001;
 196         //RCBA32(0x001c) = 0x03128010;
 197
 198         /* Device 1f interrupt pin register */
 199         RCBA32(0x3100) = 0x00042210;
 200         /* Device 1d interrupt pin register */
 201         RCBA32(0x310c) = 0x00214321;
 202
 203         /* dev irq route register */
 204         RCBA16(0x3140) = 0x0132;
 205         RCBA16(0x3142) = 0x3241;
 206         RCBA16(0x3144) = 0x0237;
 207         RCBA16(0x3146) = 0x3210;
 208         RCBA16(0x3148) = 0x3210;
 209
 210         /* Enable IOAPIC */
 211         RCBA8(0x31ff) = 0x03;
 212
 213         /* Enable upper 128bytes of CMOS */
 214         RCBA32(0x3400) = (1 << 2);
 215
 216         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 217          * device always has to be implemented. So disabling ethernet port 1
 218          * would essentially disable all three ethernet ports of the mainboard.
 219          * It's possible to rename the ports to achieve compatibility to the
 220          * PCI spec but this will confuse all (static!) tables containing
 221          * interrupt routing information.
 222          * To avoid this, we enable (unused) port 6 and swap it with port 1
 223          * in the case that ethernet port 1 is disabled. Since no devices
 224          * are connected to that port, we don't have to worry about interrupt
 225          * routing.
 226          */
 227         int port_shuffle = 0;
 228
 229         /* Disable unused devices */
 230         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 231         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 232
 233         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 234                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 235                 reg32 |= FD_PCIE1;
 236         }
 237         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 238                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 239                 reg32 |= FD_PCIE2;
 240         } else {
 241                 if (reg32 & FD_PCIE1)
 242                         port_shuffle = 1;
 243         }
 244         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 245                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 246                 reg32 |= FD_PCIE3;
 247         } else {
 248                 if (reg32 & FD_PCIE1)
 249                         port_shuffle = 1;
 250         }
 251
 252         if (port_shuffle) {
 253                 /* Enable PCIE6 again */
 254                 reg32 &= ~FD_PCIE6;
 255                 /* Swap PCIE6 and PCIE1 */
 256                 RCBA32(RPFN) = 0x00043215;
 257         }
 258
 259         reg32 |= 1;
 260
 261         RCBA32(0x3418) = reg32;
 262
 263         /* Enable PCIe Root Port Clock Gate */
 264         // RCBA32(0x341c) = 0x00000001;
 265 }
 266
 267 static void early_ich7_init(void)
 268 {
 269         uint8_t reg8;
 270         uint32_t reg32;
 271
 272         // program secondary mlt XXX byte?
 273         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 274
 275         // reset rtc power status
 276         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 277         reg8 &= ~(1 << 2);
 278         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 279
 280         // usb transient disconnect
 281         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 282         reg8 |= (3 << 0);
 283         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 284
 285         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 286         reg32 |= (1 << 29) | (1 << 17);
 287         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 288
 289         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 290         reg32 |= (1 << 31) | (1 << 27);
 291         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 292
 293         RCBA32(0x0088) = 0x0011d000;
 294         RCBA16(0x01fc) = 0x060f;
 295         RCBA32(0x01f4) = 0x86000040;
 296         RCBA32(0x0214) = 0x10030549;
 297         RCBA32(0x0218) = 0x00020504;
 298         RCBA8(0x0220) = 0xc5;
 299         reg32 = RCBA32(0x3410);
 300         reg32 |= (1 << 6);
 301         RCBA32(0x3410) = reg32;
 302         reg32 = RCBA32(0x3430);
 303         reg32 &= ~(3 << 0);
 304         reg32 |= (1 << 0);
 305         RCBA32(0x3430) = reg32;
 306         RCBA32(0x3418) |= (1 << 0);
 307         RCBA16(0x0200) = 0x2008;
 308         RCBA8(0x2027) = 0x0d;
 309         RCBA16(0x3e08) |= (1 << 7);
 310         RCBA16(0x3e48) |= (1 << 7);
 311         RCBA32(0x3e0e) |= (1 << 7);
 312         RCBA32(0x3e4e) |= (1 << 7);
 313
 314         // next step only on ich7m b0 and later:
 315         reg32 = RCBA32(0x2034);
 316         reg32 &= ~(0x0f << 16);
 317         reg32 |= (5 << 16);
 318         RCBA32(0x2034) = reg32;
 319 }
 320
 321 #include <cbmem.h>
 322
 323 // Now, this needs to be included because it relies on the symbol
 324 // __PRE_RAM__ being set during CAR stage (in order to compile the
 325 // BSS free versions of the functions). Either rewrite the code
 326 // to be always BSS free, or invent a flag that's better suited than
 327 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 328 //
 329 #include "lib/cbmem.c"
 330
 331 void main(unsigned long bist)
 332 {
 333         u32 reg32;
 334         int boot_mode = 0;
 335
 336         if (bist == 0) {
 337                 enable_lapic();
 338         }
 339
 340         /* Force PCIRST# */
 341         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 342         udelay(200 * 1000);
 343         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 344
 345         ich7_enable_lpc();
 346         early_superio_config_w83627thg();
 347
 348         /* Set up the console */
 349         uart_init();
 350
 351 #if CONFIG_USBDEBUG
 352         i82801gx_enable_usbdebug(1);
 353         early_usbdebug_init();
 354 #endif
 355
 356         console_init();
 357
 358         /* Halt if there was a built in self test failure */
 359         report_bist_failure(bist);
 360
 361         if (MCHBAR16(SSKPD) == 0xCAFE) {
 362                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 363                 outb(0x6, 0xcf9);
 364                 while (1) asm("hlt");
 365         }
 366
 367         /* Perform some early chipset initialization required
 368          * before RAM initialization can work
 369          */
 370         i945_early_initialization();
 371
 372         /* Read PM1_CNT */
 373         reg32 = inl(DEFAULT_PMBASE + 0x04);
 374         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 375         if (((reg32 >> 10) & 7) == 5) {
 376 #if CONFIG_HAVE_ACPI_RESUME
 377                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 378                 boot_mode = 2;
 379                 /* Clear SLP_TYPE. This will break stage2 but
 380                  * we care for that when we get there.
 381                  */
 382                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 383
 384 #else
 385                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 386 #endif
 387         }
 388
 389         /* Enable SPD ROMs and DDR-II DRAM */
 390         enable_smbus();
 391
 392 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 393         dump_spd_registers();
 394 #endif
 395
 396         sdram_initialize(boot_mode);
 397
 398         /* Perform some initialization that must run before stage2 */
 399         early_ich7_init();
 400
 401         /* This should probably go away. Until now it is required
 402          * and mainboard specific
 403          */
 404         rcba_config();
 405
 406         /* Chipset Errata! */
 407         fixup_i945_errata();
 408
 409         /* Initialize the internal PCIe links before we go into stage2 */
 410         i945_late_initialization();
 411
 412 #if !CONFIG_HAVE_ACPI_RESUME
 413 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 414 #if CONFIG_DEBUG_RAM_SETUP
 415         sdram_dump_mchbar_registers();
 416 #endif
 417
 418         {
 419                 /* This will not work if TSEG is in place! */
 420                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 421
 422                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 423                 ram_check(0x00000000, 0x000a0000);
 424                 //ram_check(0x00100000, tom);
 425         }
 426 #endif
 427 #endif
 428
 429         quick_ram_check();
 430
 431         MCHBAR16(SSKPD) = 0xCAFE;
 432
 433 #if CONFIG_HAVE_ACPI_RESUME
 434         /* Start address of high memory tables */
 435         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 436
 437         /* If there is no high memory area, we didn't boot before, so
 438          * this is not a resume. In that case we just create the cbmem toc.
 439          */
 440         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 441                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 442
 443                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 444                  * through stage 2. We could keep stuff like stack and heap in high tables
 445                  * memory completely, but that's a wonderful clean up task for another
 446                  * day.
 447                  */
 448                 if (resume_backup_memory)
 449                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 450
 451                 /* Magic for S3 resume */
 452                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 453         }
 454 #endif
 455 }
 456