src/mainboard/iei/pcisa-lx-800-r10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <stdint.h>
  22 #include <device/pci_def.h>
  23 #include <arch/io.h>
  24 #include <device/pnp_def.h>
  25 #include <arch/hlt.h>
  26 #include "pc80/serial.c"
  27 #include "console/console.c"
  28 #include "lib/ramtest.c"
  29 #include "cpu/x86/bist.h"
  30 #include "cpu/x86/msr.h"
  31 #include <cpu/amd/lxdef.h>
  32 #include <cpu/amd/geode_post_code.h>
  33 #include "southbridge/amd/cs5536/cs5536.h"
  34
  35 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  36
  37 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  38 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  39 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  40
  41 static inline int spd_read_byte(unsigned int device, unsigned int address)
  42 {
  43         return smbus_read_byte(device, address);
  44 }
  45
  46 #define ManualConf 1            /* Do automatic strapped PLL config */
  47 //#define PLLMSRhi 0x0000059C /* CPU and GLIU mult/div 500/400*/
  48 //#define PLLMSRhi 0x0000049C /* CPU and GLIU mult/div 500/333*/
  49 #define PLLMSRhi 0x0000039C /* CPU and GLIU mult/div 500/266*/
  50 //0x0000059C 0000 0000 0000 0000 0000 |0101 1|0|01 110|0
  51 /* Hold Count - how long we will sit in reset */
  52 #define PLLMSRlo 0x00DE6000
  53
  54 #define DIMM0 0xA0
  55 #define DIMM1 0xA2
  56
  57 #include "northbridge/amd/lx/raminit.h"
  58 #include "northbridge/amd/lx/pll_reset.c"
  59 #include "northbridge/amd/lx/raminit.c"
  60 #include "lib/generic_sdram.c"
  61 #include "cpu/amd/model_lx/cpureginit.c"
  62 #include "cpu/amd/model_lx/syspreinit.c"
  63
  64 static void msr_init(void)
  65 {
  66         msr_t msr;
  67
  68         /* Setup access to the cache for under 1MB. */
  69         msr.hi = 0x24fffc02;
  70         msr.lo = 0x1000A000;    /* 0-A0000 write back */
  71         wrmsr(CPU_RCONF_DEFAULT, msr);
  72
  73         msr.hi = 0x0;           /* Write back */
  74         msr.lo = 0x0;
  75         wrmsr(CPU_RCONF_A0_BF, msr);
  76         wrmsr(CPU_RCONF_C0_DF, msr);
  77         wrmsr(CPU_RCONF_E0_FF, msr);
  78
  79         /* Setup access to the cache for under 640K. Note MC not setup yet. */
  80         msr.hi = 0x20000000;
  81         msr.lo = 0xfff80;
  82         wrmsr(MSR_GLIU0 + 0x20, msr);
  83
  84         msr.hi = 0x20000000;
  85         msr.lo = 0x80fffe0;
  86         wrmsr(MSR_GLIU0 + 0x21, msr);
  87
  88         msr.hi = 0x20000000;
  89         msr.lo = 0xfff80;
  90         wrmsr(MSR_GLIU1 + 0x20, msr);
  91
  92         msr.hi = 0x20000000;
  93         msr.lo = 0x80fffe0;
  94         wrmsr(MSR_GLIU1 + 0x21, msr);
  95 }
  96
  97 static void mb_gpio_init(void)
  98 {
  99         /* Early mainboard specific GPIO setup. */
 100 }
 101
 102 void cache_as_ram_main(void)
 103 {
 104         post_code(0x01);
 105
 106         static const struct mem_controller memctrl[] = {
 107                 {.channel0 = {(0xa << 3) | 0, (0xa << 3) | 1}}
 108         };
 109
 110         SystemPreInit();
 111         msr_init();
 112
 113         cs5536_early_setup();
 114
 115         /* Note: must do this AFTER the early_setup! It is counting on some
 116          * early MSR setup for CS5536.
 117          */
 118         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 119         mb_gpio_init();
 120         uart_init();
 121         console_init();
 122
 123         pll_reset(ManualConf);
 124
 125         cpuRegInit();
 126
 127         sdram_initialize(1, memctrl);
 128
 129         /* ram_check(0, 640 * 1024); */
 130
 131         /* Memory is setup. Return to cache_as_ram.inc and continue to boot. */
 132         return;
 133 }
 134