src/mainboard/ibm/e326/Options.lb

   1 uses HAVE_MP_TABLE
   2 uses HAVE_PIRQ_TABLE
   3 uses USE_FALLBACK_IMAGE
   4 uses HAVE_FALLBACK_BOOT
   5 uses HAVE_HARD_RESET
   6 uses IRQ_SLOT_COUNT
   7 uses HAVE_OPTION_TABLE
   8 uses CONFIG_MAX_CPUS
   9 uses CONFIG_MAX_PHYSICAL_CPUS
  10 uses CONFIG_IOAPIC
  11 uses CONFIG_SMP
  12 uses FALLBACK_SIZE
  13 uses ROM_SIZE
  14 uses ROM_SECTION_SIZE
  15 uses ROM_IMAGE_SIZE
  16 uses ROM_SECTION_SIZE
  17 uses ROM_SECTION_OFFSET
  18 uses CONFIG_ROM_PAYLOAD
  19 uses CONFIG_ROM_PAYLOAD_START
  20 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  21 uses CONFIG_PRECOMPRESSED_PAYLOAD
  22 uses PAYLOAD_SIZE
  23 uses _ROMBASE
  24 uses XIP_ROM_SIZE
  25 uses XIP_ROM_BASE
  26 uses STACK_SIZE
  27 uses HEAP_SIZE
  28 uses USE_OPTION_TABLE
  29 uses LB_CKS_RANGE_START
  30 uses LB_CKS_RANGE_END
  31 uses LB_CKS_LOC
  32 uses MAINBOARD_PART_NUMBER
  33 uses MAINBOARD_VENDOR
  34 uses MAINBOARD
  35 uses COREBOOT_EXTRA_VERSION
  36 uses _RAMBASE
  37 uses TTYS0_BAUD
  38 uses TTYS0_BASE
  39 uses TTYS0_LCS
  40 uses DEFAULT_CONSOLE_LOGLEVEL
  41 uses MAXIMUM_CONSOLE_LOGLEVEL
  42 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  43 uses CONFIG_CONSOLE_SERIAL8250
  44 uses CROSS_COMPILE
  45 uses CC
  46 uses HOSTCC
  47 uses OBJCOPY
  48 uses CONFIG_CONSOLE_VGA
  49 uses CONFIG_PCI_ROM_RUN
  50 uses USE_DCACHE_RAM
  51 uses DCACHE_RAM_BASE
  52 uses DCACHE_RAM_SIZE
  53 uses CONFIG_USE_INIT
  54
  55
  56 ###
  57 ### Build options
  58 ###
  59
  60 ##
  61 ## ROM_SIZE is the size of boot ROM that this board will use.
  62 ##
  63 default ROM_SIZE=524288
  64
  65 ##
  66 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
  67 ##
  68 default FALLBACK_SIZE=0x40000
  69
  70 ##
  71 ## Build code for the fallback boot
  72 ##
  73 default HAVE_FALLBACK_BOOT=1
  74
  75 ##
  76 ## Build code to reset the motherboard from coreboot
  77 ##
  78 default HAVE_HARD_RESET=1
  79
  80 ##
  81 ## Build code to export a programmable irq routing table
  82 ##
  83 default HAVE_PIRQ_TABLE=1
  84 default IRQ_SLOT_COUNT=9
  85
  86 ##
  87 ## Build code to export an x86 MP table
  88 ## Useful for specifying IRQ routing values
  89 ##
  90 default HAVE_MP_TABLE=1
  91
  92 ##
  93 ## Build code to export a CMOS option table
  94 ##
  95 default HAVE_OPTION_TABLE=1
  96
  97 ##
  98 ## Move the default coreboot cmos range off of AMD RTC registers
  99 ##
 100 default LB_CKS_RANGE_START=49
 101 default LB_CKS_RANGE_END=122
 102 default LB_CKS_LOC=123
 103
 104 ##
 105 ## Build code for SMP support
 106 ## Only worry about 2 micro processors
 107 ##
 108 default CONFIG_SMP=1
 109 default CONFIG_MAX_CPUS=2
 110 default CONFIG_MAX_PHYSICAL_CPUS=2
 111
 112 ##
 113 ## Build code to setup a generic IOAPIC
 114 ##
 115 default CONFIG_IOAPIC=1
 116
 117 #VGA
 118 default CONFIG_CONSOLE_VGA=1
 119 default CONFIG_PCI_ROM_RUN=1
 120
 121 ##
 122 ## enable CACHE_AS_RAM specifics
 123 ##
 124 default USE_DCACHE_RAM=1
 125 default DCACHE_RAM_BASE=0xcf000
 126 default DCACHE_RAM_SIZE=0x1000
 127 default CONFIG_USE_INIT=0
 128
 129 ##
 130 ## Clean up the motherboard id strings
 131 ##
 132 default MAINBOARD_PART_NUMBER="E326"
 133 default MAINBOARD_VENDOR="IBM"
 134 #default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x161f
 135 #default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x3016
 136
 137 ###
 138 ### coreboot layout values
 139 ###
 140
 141 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 142 default ROM_IMAGE_SIZE = 65536
 143
 144 ##
 145 ## Use a small 8K stack
 146 ##
 147 default STACK_SIZE=0x2000
 148
 149 ##
 150 ## Use a small 16K heap
 151 ##
 152 default HEAP_SIZE=0x8000
 153
 154 ##
 155 ## Only use the option table in a normal image
 156 ##
 157 default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 158
 159 ##
 160 ## Coreboot C code runs at this location in RAM
 161 ##
 162 default _RAMBASE=0x00004000
 163
 164 ##
 165 ## Load the payload from the ROM
 166 ##
 167 default CONFIG_ROM_PAYLOAD = 1
 168
 169 ###
 170 ### Defaults of options that you may want to override in the target config file
 171 ###
 172
 173 ##
 174 ## The default compiler
 175 ##
 176 default CC="$(CROSS_COMPILE)gcc -m32"
 177 default HOSTCC="gcc"
 178
 179 ##
 180 ## The Serial Console
 181 ##
 182
 183 # To Enable the Serial Console
 184 default CONFIG_CONSOLE_SERIAL8250=1
 185
 186 ## Select the serial console baud rate
 187 default TTYS0_BAUD=115200
 188 #default TTYS0_BAUD=57600
 189 #default TTYS0_BAUD=38400
 190 #default TTYS0_BAUD=19200
 191 #default TTYS0_BAUD=9600
 192 #default TTYS0_BAUD=4800
 193 #default TTYS0_BAUD=2400
 194 #default TTYS0_BAUD=1200
 195
 196 # Select the serial console base port
 197 default TTYS0_BASE=0x3f8
 198
 199 # Select the serial protocol
 200 # This defaults to 8 data bits, 1 stop bit, and no parity
 201 default TTYS0_LCS=0x3
 202
 203 ##
 204 ### Select the coreboot loglevel
 205 ##
 206 ## EMERG      1   system is unusable
 207 ## ALERT      2   action must be taken immediately
 208 ## CRIT       3   critical conditions
 209 ## ERR        4   error conditions
 210 ## WARNING    5   warning conditions
 211 ## NOTICE     6   normal but significant condition
 212 ## INFO       7   informational
 213 ## DEBUG      8   debug-level messages
 214 ## SPEW       9   Way too many details
 215
 216 ## Request this level of debugging output
 217 default  DEFAULT_CONSOLE_LOGLEVEL=8
 218 ## At a maximum only compile in this level of debugging
 219 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 220
 221 ##
 222 ## Select power on after power fail setting
 223 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 224
 225 ### End Options.lb
 226 end