src/mainboard/gigabyte/ga_2761gxdk/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ## Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7 ## Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8 ##
   9 ## This program is free software; you can redistribute it and/or modify
  10 ## it under the terms of the GNU General Public License as published by
  11 ## the Free Software Foundation; either version 2 of the License, or
  12 ## (at your option) any later version.
  13 ##
  14 ## This program is distributed in the hope that it will be useful,
  15 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 ## GNU General Public License for more details.
  18 ##
  19 ## You should have received a copy of the GNU General Public License
  20 ## along with this program; if not, write to the Free Software
  21 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22 ##
  23
  24 uses HAVE_MP_TABLE
  25 uses HAVE_PIRQ_TABLE
  26 uses HAVE_ACPI_TABLES
  27 uses ACPI_SSDTX_NUM
  28 uses USE_FALLBACK_IMAGE
  29 uses USE_FAILOVER_IMAGE
  30 uses HAVE_FALLBACK_BOOT
  31 uses HAVE_FAILOVER_BOOT
  32 uses HAVE_HARD_RESET
  33 uses IRQ_SLOT_COUNT
  34 uses HAVE_OPTION_TABLE
  35 uses CONFIG_MAX_CPUS
  36 uses CONFIG_MAX_PHYSICAL_CPUS
  37 uses CONFIG_LOGICAL_CPUS
  38 uses CONFIG_IOAPIC
  39 uses CONFIG_SMP
  40 uses FALLBACK_SIZE
  41 uses FAILOVER_SIZE
  42 uses ROM_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_IMAGE_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_SECTION_OFFSET
  47 uses CONFIG_ROM_PAYLOAD
  48 uses CONFIG_ROM_PAYLOAD_START
  49 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  50 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  51 uses CONFIG_PRECOMPRESSED_PAYLOAD
  52 uses PAYLOAD_SIZE
  53 uses _ROMBASE
  54 uses XIP_ROM_SIZE
  55 uses XIP_ROM_BASE
  56 uses STACK_SIZE
  57 uses HEAP_SIZE
  58 uses USE_OPTION_TABLE
  59 uses LB_CKS_RANGE_START
  60 uses LB_CKS_RANGE_END
  61 uses LB_CKS_LOC
  62 uses MAINBOARD_PART_NUMBER
  63 uses MAINBOARD_VENDOR
  64 uses MAINBOARD
  65 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  66 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  67 uses COREBOOT_EXTRA_VERSION
  68 uses _RAMBASE
  69 uses TTYS0_BAUD
  70 uses TTYS0_BASE
  71 uses TTYS0_LCS
  72 uses DEFAULT_CONSOLE_LOGLEVEL
  73 uses MAXIMUM_CONSOLE_LOGLEVEL
  74 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  75 uses CONFIG_CONSOLE_SERIAL8250
  76 uses HAVE_INIT_TIMER
  77 uses CONFIG_GDB_STUB
  78 uses CONFIG_GDB_STUB
  79 uses CROSS_COMPILE
  80 uses CC
  81 uses HOSTCC
  82 uses OBJCOPY
  83 uses CONFIG_CHIP_NAME
  84 uses CONFIG_CONSOLE_VGA
  85 uses CONFIG_USBDEBUG_DIRECT
  86 uses CONFIG_PCI_ROM_RUN
  87 uses HW_MEM_HOLE_SIZEK
  88 uses HW_MEM_HOLE_SIZE_AUTO_INC
  89 uses K8_HT_FREQ_1G_SUPPORT
  90
  91 uses HT_CHAIN_UNITID_BASE
  92 uses HT_CHAIN_END_UNITID_BASE
  93 uses SB_HT_CHAIN_ON_BUS0
  94 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  95
  96 uses USE_DCACHE_RAM
  97 uses DCACHE_RAM_BASE
  98 uses DCACHE_RAM_SIZE
  99 uses DCACHE_RAM_GLOBAL_VAR_SIZE
 100 uses CONFIG_USE_INIT
 101
 102 uses SERIAL_CPU_INIT
 103
 104 uses ENABLE_APIC_EXT_ID
 105 uses APIC_ID_OFFSET
 106 uses LIFT_BSP_APIC_ID
 107
 108 uses CONFIG_PCI_64BIT_PREF_MEM
 109
 110 uses CONFIG_LB_MEM_TOPK
 111
 112 uses CONFIG_AP_CODE_IN_CAR
 113
 114 uses MEM_TRAIN_SEQ
 115
 116 uses WAIT_BEFORE_CPUS_INIT
 117
 118 uses CONFIG_USE_PRINTK_IN_CAR
 119
 120 ###
 121 ### Build options
 122 ###
 123
 124 ##
 125 ## ROM_SIZE is the size of boot ROM that this board will use.
 126 ##
 127 default ROM_SIZE=524288
 128 #default ROM_SIZE=0x100000
 129
 130 ##
 131 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 132 ##
 133 #default FALLBACK_SIZE=131072
 134 #default FALLBACK_SIZE=0x40000
 135
 136 #FALLBACK: 256K-4K
 137 default FALLBACK_SIZE=0x3f000
 138 #FAILOVER: 4K
 139 default FAILOVER_SIZE=0x01000
 140
 141 #more 1M for pgtbl
 142 default CONFIG_LB_MEM_TOPK=2048
 143
 144 ##
 145 ## Build code for the fallback boot
 146 ##
 147 default HAVE_FALLBACK_BOOT=1
 148 default HAVE_FAILOVER_BOOT=1
 149
 150 ##
 151 ## Build code to reset the motherboard from coreboot
 152 ##
 153 default HAVE_HARD_RESET=1
 154
 155 ##
 156 ## Build code to export a programmable irq routing table
 157 ##
 158 default HAVE_PIRQ_TABLE=1
 159 default IRQ_SLOT_COUNT=11
 160
 161 ##
 162 ## Build code to export an x86 MP table
 163 ## Useful for specifying IRQ routing values
 164 ##
 165 default HAVE_MP_TABLE=0
 166
 167 ## ACPI tables will be included
 168 default HAVE_ACPI_TABLES=0
 169
 170 ##
 171 ## Build code to export a CMOS option table
 172 ##
 173 default HAVE_OPTION_TABLE=1
 174
 175 ##
 176 ## Move the default coreboot cmos range off of AMD RTC registers
 177 ##
 178 default LB_CKS_RANGE_START=49
 179 default LB_CKS_RANGE_END=122
 180 default LB_CKS_LOC=123
 181
 182 ##
 183 ## Build code for SMP support
 184 ## Only worry about 2 micro processors
 185 ##
 186 default CONFIG_SMP=0
 187 default CONFIG_MAX_CPUS=2
 188 default CONFIG_MAX_PHYSICAL_CPUS=1
 189 default CONFIG_LOGICAL_CPUS=1
 190
 191 #default SERIAL_CPU_INIT=0
 192
 193 default ENABLE_APIC_EXT_ID=0
 194 default APIC_ID_OFFSET=0x10
 195 default LIFT_BSP_APIC_ID=1
 196
 197 #CHIP_NAME ?
 198 default CONFIG_CHIP_NAME=1
 199
 200 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 201 #2G
 202 #default HW_MEM_HOLE_SIZEK=0x200000
 203 #1G
 204 default HW_MEM_HOLE_SIZEK=0x100000
 205 #512M
 206 #default HW_MEM_HOLE_SIZEK=0x80000
 207
 208 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 209 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 210
 211 #Opteron K8 1G HT Support
 212 default K8_HT_FREQ_1G_SUPPORT=1
 213
 214 #VGA Console
 215 default CONFIG_CONSOLE_VGA=1
 216 default CONFIG_PCI_ROM_RUN=1
 217
 218 #default CONFIG_USBDEBUG_DIRECT=0
 219
 220 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 221 default HT_CHAIN_UNITID_BASE=0
 222
 223 #real SB Unit ID, default is 0x20, mean dont touch it at last
 224 #default HT_CHAIN_END_UNITID_BASE=0x6
 225
 226 #make the SB HT chain on bus 0, default is not (0)
 227 default SB_HT_CHAIN_ON_BUS0=2
 228
 229 #only offset for SB chain?, default is yes(1)
 230 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 231
 232 #allow capable device use that above 4G
 233 #default CONFIG_PCI_64BIT_PREF_MEM=1
 234
 235 ##
 236 ## enable CACHE_AS_RAM specifics
 237 ##
 238 default USE_DCACHE_RAM=1
 239 default DCACHE_RAM_BASE=0xc8000
 240 default DCACHE_RAM_SIZE=0x08000
 241 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 242 default CONFIG_USE_INIT=0
 243
 244 default CONFIG_AP_CODE_IN_CAR=0
 245 default MEM_TRAIN_SEQ=2
 246 default WAIT_BEFORE_CPUS_INIT=0
 247
 248 ##
 249 ## Build code to setup a generic IOAPIC
 250 ##
 251 default CONFIG_IOAPIC=1
 252
 253 ##
 254 ## Clean up the motherboard id strings
 255 ##
 256 default MAINBOARD_PART_NUMBER="ga_2761gxdk"
 257 default MAINBOARD_VENDOR="GIGABYTE"
 258 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1039
 259 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x1234
 260
 261 ###
 262 ### coreboot layout values
 263 ###
 264
 265 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 266 default ROM_IMAGE_SIZE = 65536
 267
 268 ##
 269 ## Use a small 8K stack
 270 ##
 271 default STACK_SIZE=0x2000
 272
 273 ##
 274 ## Use a small 32K heap
 275 ##
 276 default HEAP_SIZE=0x8000
 277
 278 ##
 279 ## Only use the option table in a normal image
 280 ##
 281 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 282
 283 ##
 284 ## Coreboot C code runs at this location in RAM
 285 ##
 286 default _RAMBASE=0x00100000
 287
 288 ##
 289 ## Load the payload from the ROM
 290 ##
 291 default CONFIG_ROM_PAYLOAD = 1
 292
 293 #default CONFIG_COMPRESSED_PAYLOAD_NRV2B = 1
 294
 295 ###
 296 ### Defaults of options that you may want to override in the target config file
 297 ###
 298
 299 ##
 300 ## The default compiler
 301 ##
 302 default CC="$(CROSS_COMPILE)gcc -m32"
 303 default HOSTCC="gcc"
 304
 305 ##
 306 ## Disable the gdb stub by default
 307 ##
 308 default CONFIG_GDB_STUB=0
 309
 310 ##
 311 ## The Serial Console
 312 ##
 313 default CONFIG_USE_PRINTK_IN_CAR=1
 314
 315 # To Enable the Serial Console
 316 default CONFIG_CONSOLE_SERIAL8250=1
 317
 318 ## Select the serial console baud rate
 319 default TTYS0_BAUD=115200
 320 #default TTYS0_BAUD=57600
 321 #default TTYS0_BAUD=38400
 322 #default TTYS0_BAUD=19200
 323 #default TTYS0_BAUD=9600
 324 #default TTYS0_BAUD=4800
 325 #default TTYS0_BAUD=2400
 326 #default TTYS0_BAUD=1200
 327
 328 # Select the serial console base port
 329 default TTYS0_BASE=0x3f8
 330
 331 # Select the serial protocol
 332 # This defaults to 8 data bits, 1 stop bit, and no parity
 333 default TTYS0_LCS=0x3
 334
 335 ##
 336 ### Select the coreboot loglevel
 337 ##
 338 ## EMERG      1   system is unusable
 339 ## ALERT      2   action must be taken immediately
 340 ## CRIT       3   critical conditions
 341 ## ERR        4   error conditions
 342 ## WARNING    5   warning conditions
 343 ## NOTICE     6   normal but significant condition
 344 ## INFO       7   informational
 345 ## DEBUG      8   debug-level messages
 346 ## SPEW       9   Way too many details
 347
 348 ## Request this level of debugging output
 349 default  DEFAULT_CONSOLE_LOGLEVEL=8
 350 ## At a maximum only compile in this level of debugging
 351 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 352
 353 ##
 354 ## Select power on after power fail setting
 355 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 356
 357 ### End Options.lb
 358 end