src/mainboard/gigabyte/ga_2761gxdk/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ## Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7 ## Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8 ##
   9 ## This program is free software; you can redistribute it and/or modify
  10 ## it under the terms of the GNU General Public License as published by
  11 ## the Free Software Foundation; either version 2 of the License, or
  12 ## (at your option) any later version.
  13 ##
  14 ## This program is distributed in the hope that it will be useful,
  15 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  16 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17 ## GNU General Public License for more details.
  18 ##
  19 ## You should have received a copy of the GNU General Public License
  20 ## along with this program; if not, write to the Free Software
  21 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22 ##
  23
  24 uses HAVE_MP_TABLE
  25 uses CONFIG_CBFS
  26 uses HAVE_PIRQ_TABLE
  27 uses HAVE_ACPI_TABLES
  28 uses HAVE_ACPI_RESUME
  29 uses ACPI_SSDTX_NUM
  30 uses USE_FALLBACK_IMAGE
  31 uses USE_FAILOVER_IMAGE
  32 uses HAVE_FALLBACK_BOOT
  33 uses HAVE_FAILOVER_BOOT
  34 uses HAVE_HARD_RESET
  35 uses IRQ_SLOT_COUNT
  36 uses HAVE_OPTION_TABLE
  37 uses CONFIG_MAX_CPUS
  38 uses CONFIG_MAX_PHYSICAL_CPUS
  39 uses CONFIG_LOGICAL_CPUS
  40 uses CONFIG_IOAPIC
  41 uses CONFIG_SMP
  42 uses FALLBACK_SIZE
  43 uses FAILOVER_SIZE
  44 uses ROM_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_IMAGE_SIZE
  47 uses ROM_SECTION_SIZE
  48 uses ROM_SECTION_OFFSET
  49 uses CONFIG_ROM_PAYLOAD
  50 uses CONFIG_ROM_PAYLOAD_START
  51 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  52 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  53 uses CONFIG_PRECOMPRESSED_PAYLOAD
  54 uses PAYLOAD_SIZE
  55 uses _ROMBASE
  56 uses XIP_ROM_SIZE
  57 uses XIP_ROM_BASE
  58 uses STACK_SIZE
  59 uses HEAP_SIZE
  60 uses USE_OPTION_TABLE
  61 uses LB_CKS_RANGE_START
  62 uses LB_CKS_RANGE_END
  63 uses LB_CKS_LOC
  64 uses MAINBOARD_PART_NUMBER
  65 uses MAINBOARD_VENDOR
  66 uses MAINBOARD
  67 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  68 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  69 uses COREBOOT_EXTRA_VERSION
  70 uses _RAMBASE
  71 uses TTYS0_BAUD
  72 uses TTYS0_BASE
  73 uses TTYS0_LCS
  74 uses DEFAULT_CONSOLE_LOGLEVEL
  75 uses MAXIMUM_CONSOLE_LOGLEVEL
  76 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  77 uses CONFIG_CONSOLE_SERIAL8250
  78 uses HAVE_INIT_TIMER
  79 uses CONFIG_GDB_STUB
  80 uses CONFIG_GDB_STUB
  81 uses CROSS_COMPILE
  82 uses CC
  83 uses HOSTCC
  84 uses OBJCOPY
  85 uses CONFIG_CONSOLE_VGA
  86 uses CONFIG_USBDEBUG_DIRECT
  87 uses CONFIG_PCI_ROM_RUN
  88 uses HW_MEM_HOLE_SIZEK
  89 uses HW_MEM_HOLE_SIZE_AUTO_INC
  90 uses K8_HT_FREQ_1G_SUPPORT
  91
  92 uses HT_CHAIN_UNITID_BASE
  93 uses HT_CHAIN_END_UNITID_BASE
  94 uses SB_HT_CHAIN_ON_BUS0
  95 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  96
  97 uses USE_DCACHE_RAM
  98 uses DCACHE_RAM_BASE
  99 uses DCACHE_RAM_SIZE
 100 uses DCACHE_RAM_GLOBAL_VAR_SIZE
 101 uses CONFIG_USE_INIT
 102
 103 uses SERIAL_CPU_INIT
 104
 105 uses ENABLE_APIC_EXT_ID
 106 uses APIC_ID_OFFSET
 107 uses LIFT_BSP_APIC_ID
 108
 109 uses CONFIG_PCI_64BIT_PREF_MEM
 110
 111 uses CONFIG_LB_MEM_TOPK
 112
 113 uses CONFIG_AP_CODE_IN_CAR
 114
 115 uses MEM_TRAIN_SEQ
 116
 117 uses WAIT_BEFORE_CPUS_INIT
 118
 119 uses CONFIG_USE_PRINTK_IN_CAR
 120
 121 ###
 122 ### Build options
 123 ###
 124
 125 ##
 126 ## ROM_SIZE is the size of boot ROM that this board will use.
 127 ##
 128 default ROM_SIZE=524288
 129 #default ROM_SIZE=0x100000
 130
 131 ##
 132 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 133 ##
 134 #default FALLBACK_SIZE=131072
 135 #default FALLBACK_SIZE=0x40000
 136
 137 #FALLBACK: 256K-4K
 138 default FALLBACK_SIZE=0x3f000
 139 #FAILOVER: 4K
 140 default FAILOVER_SIZE=0x01000
 141
 142 #more 1M for pgtbl
 143 default CONFIG_LB_MEM_TOPK=2048
 144
 145 ##
 146 ## Build code for the fallback boot
 147 ##
 148 default HAVE_FALLBACK_BOOT=1
 149 default HAVE_FAILOVER_BOOT=1
 150
 151 ##
 152 ## Build code to reset the motherboard from coreboot
 153 ##
 154 default HAVE_HARD_RESET=1
 155
 156 ##
 157 ## Build code to export a programmable irq routing table
 158 ##
 159 default HAVE_PIRQ_TABLE=1
 160 default IRQ_SLOT_COUNT=11
 161
 162 ##
 163 ## Build code to export an x86 MP table
 164 ## Useful for specifying IRQ routing values
 165 ##
 166 default HAVE_MP_TABLE=0
 167
 168 ## ACPI tables will be included
 169 default HAVE_ACPI_TABLES=0
 170
 171 ##
 172 ## Build code to export a CMOS option table
 173 ##
 174 default HAVE_OPTION_TABLE=1
 175
 176 ##
 177 ## Move the default coreboot cmos range off of AMD RTC registers
 178 ##
 179 default LB_CKS_RANGE_START=49
 180 default LB_CKS_RANGE_END=122
 181 default LB_CKS_LOC=123
 182
 183 ##
 184 ## Build code for SMP support
 185 ## Only worry about 2 micro processors
 186 ##
 187 default CONFIG_SMP=0
 188 default CONFIG_MAX_CPUS=2
 189 default CONFIG_MAX_PHYSICAL_CPUS=1
 190 default CONFIG_LOGICAL_CPUS=1
 191
 192 #default SERIAL_CPU_INIT=0
 193
 194 default ENABLE_APIC_EXT_ID=0
 195 default APIC_ID_OFFSET=0x10
 196 default LIFT_BSP_APIC_ID=1
 197
 198 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 199 #2G
 200 #default HW_MEM_HOLE_SIZEK=0x200000
 201 #1G
 202 default HW_MEM_HOLE_SIZEK=0x100000
 203 #512M
 204 #default HW_MEM_HOLE_SIZEK=0x80000
 205
 206 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 207 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 208
 209 #Opteron K8 1G HT Support
 210 default K8_HT_FREQ_1G_SUPPORT=1
 211
 212 #VGA Console
 213 default CONFIG_CONSOLE_VGA=1
 214 default CONFIG_PCI_ROM_RUN=1
 215
 216 #default CONFIG_USBDEBUG_DIRECT=0
 217
 218 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 219 default HT_CHAIN_UNITID_BASE=0
 220
 221 #real SB Unit ID, default is 0x20, mean dont touch it at last
 222 #default HT_CHAIN_END_UNITID_BASE=0x6
 223
 224 #make the SB HT chain on bus 0, default is not (0)
 225 default SB_HT_CHAIN_ON_BUS0=2
 226
 227 #only offset for SB chain?, default is yes(1)
 228 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 229
 230 #allow capable device use that above 4G
 231 #default CONFIG_PCI_64BIT_PREF_MEM=1
 232
 233 ##
 234 ## enable CACHE_AS_RAM specifics
 235 ##
 236 default USE_DCACHE_RAM=1
 237 default DCACHE_RAM_BASE=0xc8000
 238 default DCACHE_RAM_SIZE=0x08000
 239 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 240 default CONFIG_USE_INIT=0
 241
 242 default CONFIG_AP_CODE_IN_CAR=0
 243 default MEM_TRAIN_SEQ=2
 244 default WAIT_BEFORE_CPUS_INIT=0
 245
 246 ##
 247 ## Build code to setup a generic IOAPIC
 248 ##
 249 default CONFIG_IOAPIC=1
 250
 251 ##
 252 ## Clean up the motherboard id strings
 253 ##
 254 default MAINBOARD_PART_NUMBER="ga_2761gxdk"
 255 default MAINBOARD_VENDOR="GIGABYTE"
 256 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1039
 257 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x1234
 258
 259 ###
 260 ### coreboot layout values
 261 ###
 262
 263 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 264 default ROM_IMAGE_SIZE = 65536
 265
 266 ##
 267 ## Use a small 8K stack
 268 ##
 269 default STACK_SIZE=0x2000
 270
 271 ##
 272 ## Use a small 32K heap
 273 ##
 274 default HEAP_SIZE=0x8000
 275
 276 ##
 277 ## Only use the option table in a normal image
 278 ##
 279 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 280
 281 ##
 282 ## Coreboot C code runs at this location in RAM
 283 ##
 284 default _RAMBASE=0x00100000
 285
 286 ##
 287 ## Load the payload from the ROM
 288 ##
 289 default CONFIG_ROM_PAYLOAD = 1
 290
 291 #default CONFIG_COMPRESSED_PAYLOAD_NRV2B = 1
 292
 293 ###
 294 ### Defaults of options that you may want to override in the target config file
 295 ###
 296
 297 ##
 298 ## The default compiler
 299 ##
 300 default CC="$(CROSS_COMPILE)gcc -m32"
 301 default HOSTCC="gcc"
 302
 303 ##
 304 ## Disable the gdb stub by default
 305 ##
 306 default CONFIG_GDB_STUB=0
 307
 308 ##
 309 ## The Serial Console
 310 ##
 311 default CONFIG_USE_PRINTK_IN_CAR=1
 312
 313 # To Enable the Serial Console
 314 default CONFIG_CONSOLE_SERIAL8250=1
 315
 316 ## Select the serial console baud rate
 317 default TTYS0_BAUD=115200
 318 #default TTYS0_BAUD=57600
 319 #default TTYS0_BAUD=38400
 320 #default TTYS0_BAUD=19200
 321 #default TTYS0_BAUD=9600
 322 #default TTYS0_BAUD=4800
 323 #default TTYS0_BAUD=2400
 324 #default TTYS0_BAUD=1200
 325
 326 # Select the serial console base port
 327 default TTYS0_BASE=0x3f8
 328
 329 # Select the serial protocol
 330 # This defaults to 8 data bits, 1 stop bit, and no parity
 331 default TTYS0_LCS=0x3
 332
 333 ##
 334 ### Select the coreboot loglevel
 335 ##
 336 ## EMERG      1   system is unusable
 337 ## ALERT      2   action must be taken immediately
 338 ## CRIT       3   critical conditions
 339 ## ERR        4   error conditions
 340 ## WARNING    5   warning conditions
 341 ## NOTICE     6   normal but significant condition
 342 ## INFO       7   informational
 343 ## DEBUG      8   debug-level messages
 344 ## SPEW       9   Way too many details
 345
 346 ## Request this level of debugging output
 347 default  DEFAULT_CONSOLE_LOGLEVEL=8
 348 ## At a maximum only compile in this level of debugging
 349 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 350
 351 ##
 352 ## Select power on after power fail setting
 353 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 354
 355 ### End Options.lb
 356 #
 357 # CBFS
 358 #
 359 #
 360 default CONFIG_CBFS=0
 361 end