src/mainboard/asus/m2v-mx_se/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2006 MSI
   7  * (Written by Bingxun Shi <bingxunshi@gmail.com> for MSI)
   8  * Copyright (C) 2008 Rudolf Marek <r.marek@assembler.cz>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define ASSEMBLY 1
  26 #define __ROMCC__
  27
  28 #define RAMINIT_SYSINFO 1
  29
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 0
  31
  32 unsigned int get_sbdn(unsigned bus);
  33
  34 /* Used by raminit. */
  35 #define QRANK_DIMM_SUPPORT 1
  36
  37 /* Used by init_cpus and fidvid */
  38 #define K8_SET_FIDVID 1
  39
  40 /* If we want to wait for core1 done before DQS training, set it to 0. */
  41 #define K8_SET_FIDVID_CORE0_ONLY 1
  42
  43 #if CONFIG_K8_REV_F_SUPPORT == 1
  44 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  45 #endif
  46
  47 /* #define DEBUG_SMBUS 1 */
  48
  49 #include <stdint.h>
  50 #include <string.h>
  51 #include <device/pci_def.h>
  52 #include <arch/io.h>
  53 #include <device/pnp_def.h>
  54 #include <arch/romcc_io.h>
  55 #include <cpu/amd/mtrr.h>
  56 #include <cpu/x86/lapic.h>
  57 #include "option_table.h"
  58 #include "pc80/mc146818rtc_early.c"
  59 #include "pc80/serial.c"
  60 #include "arch/i386/lib/console.c"
  61 #include <cpu/amd/model_fxx_rev.h>
  62 #include "northbridge/amd/amdk8/raminit.h"
  63 #include "cpu/amd/model_fxx/apic_timer.c"
  64 #include "lib/delay.c"
  65 #include "cpu/x86/lapic/boot_cpu.c"
  66 #include "northbridge/amd/amdk8/reset_test.c"
  67 #include "northbridge/amd/amdk8/debug.c"
  68 #include "northbridge/amd/amdk8/early_ht.c"
  69 #include "superio/ite/it8712f/it8712f_early_serial.c"
  70 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
  71 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  72 #include "cpu/x86/bist.h"
  73 #include "northbridge/amd/amdk8/setup_resource_map.c"
  74
  75 #define SERIAL_DEV PNP_DEV(0x2e, IT8712F_SP1)
  76 #define WATCHDOG_DEV PNP_DEV(0x2e, IT8712F_GPIO)
  77
  78 static void memreset_setup(void)
  79 {
  80 }
  81
  82 static void memreset(int controllers, const struct mem_controller *ctrl)
  83 {
  84 }
  85
  86 static inline int spd_read_byte(unsigned device, unsigned address)
  87 {
  88         return smbus_read_byte(device, address);
  89 }
  90
  91 void activate_spd_rom(const struct mem_controller *ctrl)
  92 {
  93 }
  94
  95 #define K8_4RANK_DIMM_SUPPORT 1
  96
  97
  98 #include "southbridge/via/k8t890/k8t890_early_car.c"
  99 #include "northbridge/amd/amdk8/amdk8.h"
 100 #include "northbridge/amd/amdk8/raminit_f.c"
 101 #include "northbridge/amd/amdk8/coherent_ht.c"
 102 #include "northbridge/amd/amdk8/incoherent_ht.c"
 103 #include "sdram/generic_sdram.c"
 104 #include "cpu/amd/dualcore/dualcore.c"
 105 #include "cpu/amd/car/copy_and_run.c"
 106 #include "cpu/amd/car/post_cache_as_ram.c"
 107 #include "cpu/amd/model_fxx/init_cpus.c"
 108
 109 #define SB_VFSMAF 0
 110
 111 /* this function might fail on some K8 CPUs with errata #181 */
 112 static void ldtstop_sb(void)
 113 {
 114         print_debug("toggle LDTSTP#\r\n");
 115         u8 reg = inb (VT8237R_ACPI_IO_BASE + 0x5c);
 116         reg = reg ^ (1 << 0);
 117         outb(reg, VT8237R_ACPI_IO_BASE + 0x5c);
 118         reg = inb(VT8237R_ACPI_IO_BASE + 0x15);
 119         print_debug("done\r\n");
 120 }
 121
 122
 123 #include "cpu/amd/model_fxx/fidvid.c"
 124 #include "northbridge/amd/amdk8/resourcemap.c"
 125
 126 #warning No hard_reset implemented for this board!
 127 void hard_reset(void)
 128 {
 129         print_info("NO HARD RESET. FIX ME!\n");
 130 }
 131
 132 void soft_reset(void)
 133 {
 134         uint8_t tmp;
 135
 136         set_bios_reset();
 137         print_debug("soft reset \r\n");
 138
 139         /* PCI reset */
 140         tmp = pci_read_config8(PCI_DEV(0, 0x11, 0), 0x4f);
 141         tmp |= 0x01;
 142         /* FIXME from S3 set bit1 to disable USB reset VT8237A/S */
 143         pci_write_config8(PCI_DEV(0, 0x11, 0), 0x4f, tmp);
 144
 145         while (1) {
 146                 /* daisy daisy ... */
 147                 hlt();
 148         }
 149 }
 150
 151 unsigned int get_sbdn(unsigned bus)
 152 {
 153         device_t dev;
 154
 155         dev = pci_locate_device_on_bus(PCI_ID(PCI_VENDOR_ID_VIA,
 156                                         PCI_DEVICE_ID_VIA_VT8237R_LPC), bus);
 157         return (dev >> 15) & 0x1f;
 158 }
 159
 160 void sio_init(void)
 161 {
 162
 163 }
 164
 165 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 166
 167 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 168 {
 169         real_main(bist, cpu_init_detectedx);
 170 }
 171
 172 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 173 {
 174         msr_t msr;
 175         static const uint16_t spd_addr[] = {
 176                 (0xa << 3) | 0, (0xa << 3) | 2, 0, 0,
 177                 (0xa << 3) | 1, (0xa << 3) | 3, 0, 0,
 178 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 179                 (0xa << 3) | 4, (0xa << 3) | 6, 0, 0,
 180                 (0xa << 3) | 5, (0xa << 3) | 7, 0, 0,
 181 #endif
 182         };
 183         unsigned bsp_apicid = 0;
 184         int needs_reset = 0;
 185         struct sys_info *sysinfo =
 186             (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 187         char *p;
 188         u8 reg;
 189
 190         sio_init();
 191         it8712f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 192         it8712f_kill_watchdog();
 193         it8712f_enable_3vsbsw();
 194         uart_init();
 195         console_init();
 196         enable_rom_decode();
 197
 198         print_info("now booting... real_main\r\n");
 199
 200
 201         if (bist == 0)
 202                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 203
 204         /* Halt if there was a built in self test failure. */
 205         report_bist_failure(bist);
 206         setup_default_resource_map();
 207         setup_coherent_ht_domain();
 208         wait_all_core0_started();
 209
 210         print_info("now booting... Core0 started\r\n");
 211
 212 #if CONFIG_LOGICAL_CPUS==1
 213         /* It is said that we should start core1 after all core0 launched. */
 214         start_other_cores();
 215         wait_all_other_cores_started(bsp_apicid);
 216 #endif
 217         init_timer();
 218         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 219
 220         needs_reset = optimize_link_coherent_ht();
 221         print_debug_hex8(needs_reset);
 222         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 223         print_debug_hex8(needs_reset);
 224         needs_reset |= k8t890_early_setup_ht();
 225         print_debug_hex8(needs_reset);
 226
 227         vt8237_early_network_init(NULL);
 228         vt8237_early_spi_init();
 229
 230         if (needs_reset) {
 231                 print_debug_hex8(needs_reset);
 232
 233                 print_debug("Xht reset -\r\n");
 234                 soft_reset();
 235                 print_debug("NO reset\r\n");
 236
 237         }
 238
 239
 240         /* the HT settings needs to be OK, because link freq chnage may cause HT disconnect */
 241         /* allow LDT STOP asserts */
 242         vt8237_sb_enable_fid_vid();
 243
 244         enable_fid_change();
 245         print_debug("after enable_fid_change\r\n");
 246
 247         init_fidvid_bsp(bsp_apicid);
 248
 249         /* Stop the APs so we can start them later in init. */
 250         allow_all_aps_stop(bsp_apicid);
 251
 252         /* It's the time to set ctrl now. */
 253         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 254         enable_smbus();
 255         memreset_setup();
 256         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 257         post_cache_as_ram();
 258 }