src/mainboard/artecgroup/dbe61/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <stdint.h>
  22 #include <device/pci_def.h>
  23 #include <arch/io.h>
  24 #include <device/pnp_def.h>
  25 #include <arch/romcc_io.h>
  26 #include <arch/hlt.h>
  27 #include <stdlib.h>
  28 #include <console/console.h>
  29 #include "lib/ramtest.c"
  30 #include "cpu/x86/bist.h"
  31 #include "cpu/x86/msr.h"
  32 #include <cpu/amd/lxdef.h>
  33 #include <cpu/amd/geode_post_code.h>
  34 #include "southbridge/amd/cs5536/cs5536.h"
  35 #include "spd_table.h"
  36
  37 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  38 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  39
  40 #define DIMM0 0xA0
  41 #define DIMM1 0xA2
  42
  43 static int spd_read_byte(unsigned device, unsigned address)
  44 {
  45         int i;
  46
  47         if (device == DIMM0) {
  48                 for (i=0; i < (ARRAY_SIZE(spd_table)); i++) {
  49                         if (spd_table[i].address == address) {
  50                                 return spd_table[i].data;
  51                         }
  52                 }
  53         }
  54
  55         /* returns 0xFF on any failures */
  56         return 0xFF;
  57 }
  58
  59 #define ManualConf 0            /* Do automatic strapped PLL config */
  60 /* CPU and GLIU mult/div 500/266*/
  61 #define PLLMSRhi 0x0000039C /* 33MHz PCI, 0x000003DD for 66MHz PCI */
  62 /* Hold Count - how long we will sit in reset */
  63 #define PLLMSRlo 0x00DE6000
  64
  65 #include "northbridge/amd/lx/raminit.h"
  66 #include "northbridge/amd/lx/pll_reset.c"
  67 #include "northbridge/amd/lx/raminit.c"
  68 #include "lib/generic_sdram.c"
  69 #include "cpu/amd/model_lx/cpureginit.c"
  70 #include "cpu/amd/model_lx/syspreinit.c"
  71 #include "cpu/amd/model_lx/msrinit.c"
  72
  73 static void mb_gpio_init(void)
  74 {
  75         /* Early mainboard specific GPIO setup */
  76 }
  77
  78 void main(unsigned long bist)
  79 {
  80         post_code(0x01);
  81
  82         msr_t msr;
  83         static const struct mem_controller memctrl[] = {
  84                 {.channel0 = {(0xa << 3) | 0, (0xa << 3) | 1}}
  85         };
  86
  87         SystemPreInit();
  88         msr_init();
  89
  90         cs5536_early_setup();
  91
  92         /* NOTE: must do this AFTER the early_setup!
  93          * it is counting on some early MSR setup
  94          * for cs5536
  95          */
  96         /* cs5536_disable_internal_uart  disable them. Set them up now... */
  97         cs5536_setup_onchipuart(2); /* dbe61 uses UART2 as COM1 */
  98         /* set address to 3F8 */
  99         msr = rdmsr(MDD_LEG_IO);
 100         msr.lo |= 0x7 << 20;
 101         wrmsr(MDD_LEG_IO, msr);
 102
 103         mb_gpio_init();
 104         uart_init();
 105         console_init();
 106
 107         /* Halt if there was a built in self test failure */
 108         report_bist_failure(bist);
 109
 110         pll_reset(ManualConf);
 111
 112         cpuRegInit();
 113
 114         sdram_initialize(1, memctrl);
 115
 116         /* Dump memory configuratation */
 117 #if 0
 118         msr = rdmsr(MC_CF07_DATA);
 119         print_debug("MC_CF07_DATA: ");
 120         print_debug_hex32(MC_CF07_DATA);
 121         print_debug(" value is: ");
 122         print_debug_hex32(msr.hi);
 123         print_debug(":");
 124         print_debug_hex32(msr.lo);
 125         print_debug(" \n");
 126
 127         msr = rdmsr(MC_CF1017_DATA);
 128         print_debug("MC_CF1017_DATA: ");
 129         print_debug_hex32(MC_CF1017_DATA);
 130         print_debug(" value is: ");
 131         print_debug_hex32(msr.hi);
 132         print_debug(":");
 133         print_debug_hex32(msr.lo);
 134         print_debug(" \n");
 135
 136         msr = rdmsr(MC_CF8F_DATA);
 137         print_debug("MC_CF8F_DATA: ");
 138         print_debug_hex32(MC_CF8F_DATA);
 139         print_debug(" value is: ");
 140         print_debug_hex32(msr.hi);
 141         print_debug(":");
 142         print_debug_hex32(msr.lo);
 143         msr = rdmsr(MC_CF8F_DATA);
 144         print_debug(" \n");
 145 #endif
 146
 147         /* Check memory. */
 148         // ram_check(0x00000000, 640 * 1024);
 149         // ram_check(1024 * 1024, 2 * 1024 * 1024);
 150 }
 151