src/mainboard/artecgroup/dbe61/romstage.c

   1 /*
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   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
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  10  *
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  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  15  *
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  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #include <stdint.h>
  22 #include <device/pci_def.h>
  23 #include <arch/io.h>
  24 #include <device/pnp_def.h>
  25 #include <arch/romcc_io.h>
  26 #include <arch/hlt.h>
  27 #include <stdlib.h>
  28 #include "pc80/serial.c"
  29 #include "console/console.c"
  30 #include "lib/ramtest.c"
  31 #include "cpu/x86/bist.h"
  32 #include "cpu/x86/msr.h"
  33 #include <cpu/amd/lxdef.h>
  34 #include <cpu/amd/geode_post_code.h>
  35 #include "southbridge/amd/cs5536/cs5536.h"
  36 #include "spd_table.h"
  37
  38 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
  39 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
  40
  41 #define DIMM0 0xA0
  42 #define DIMM1 0xA2
  43
  44 static int spd_read_byte(unsigned device, unsigned address)
  45 {
  46         int i;
  47
  48         if (device == DIMM0){
  49                 for (i=0; i < (ARRAY_SIZE(spd_table)); i++){
  50                         if (spd_table[i].address == address){
  51                                 return spd_table[i].data;
  52                         }
  53                 }
  54         }
  55
  56         /* returns 0xFF on any failures */
  57         return 0xFF;
  58 }
  59
  60 #define ManualConf 0            /* Do automatic strapped PLL config */
  61 /* CPU and GLIU mult/div 500/266*/
  62 #define PLLMSRhi 0x0000039C /* 33MHz PCI, 0x000003DD for 66MHz PCI */
  63 /* Hold Count - how long we will sit in reset */
  64 #define PLLMSRlo 0x00DE6000
  65
  66 #include "northbridge/amd/lx/raminit.h"
  67 #include "northbridge/amd/lx/pll_reset.c"
  68 #include "northbridge/amd/lx/raminit.c"
  69 #include "lib/generic_sdram.c"
  70 #include "cpu/amd/model_lx/cpureginit.c"
  71 #include "cpu/amd/model_lx/syspreinit.c"
  72
  73 static void msr_init(void)
  74 {
  75         msr_t msr;
  76         /* Setup access to the cache for under 1MB. */
  77         msr.hi = 0x24fffc02;
  78         msr.lo = 0x1000A000;    /* 0-A0000 write back */
  79         wrmsr(CPU_RCONF_DEFAULT, msr);
  80
  81         msr.hi = 0x0;           /* write back */
  82         msr.lo = 0x0;
  83         wrmsr(CPU_RCONF_A0_BF, msr);
  84         wrmsr(CPU_RCONF_C0_DF, msr);
  85         wrmsr(CPU_RCONF_E0_FF, msr);
  86
  87         /* Setup access to the cache for under 640K. Note MC not setup yet. */
  88         msr.hi = 0x20000000;
  89         msr.lo = 0xfff80;
  90         wrmsr(MSR_GLIU0 + 0x20, msr);
  91
  92         msr.hi = 0x20000000;
  93         msr.lo = 0x80fffe0;
  94         wrmsr(MSR_GLIU0 + 0x21, msr);
  95
  96         msr.hi = 0x20000000;
  97         msr.lo = 0xfff80;
  98         wrmsr(MSR_GLIU1 + 0x20, msr);
  99
 100         msr.hi = 0x20000000;
 101         msr.lo = 0x80fffe0;
 102         wrmsr(MSR_GLIU1 + 0x21, msr);
 103
 104 }
 105
 106 static void mb_gpio_init(void)
 107 {
 108         /* Early mainboard specific GPIO setup */
 109 }
 110
 111 void cache_as_ram_main(void)
 112 {
 113         post_code(0x01);
 114
 115         static const struct mem_controller memctrl[] = {
 116                 {.channel0 = {(0xa << 3) | 0, (0xa << 3) | 1}}
 117         };
 118
 119         SystemPreInit();
 120         msr_init();
 121
 122         cs5536_early_setup();
 123
 124         /* NOTE: must do this AFTER the early_setup!
 125          * it is counting on some early MSR setup
 126          * for cs5536
 127          */
 128         /* cs5536_disable_internal_uart  disable them. Set them up now... */
 129         cs5536_setup_onchipuart(2); /* dbe61 uses UART2 as COM1 */
 130         mb_gpio_init();
 131         uart_init();
 132         console_init();
 133
 134         pll_reset(ManualConf);
 135
 136         cpuRegInit();
 137
 138         sdram_initialize(1, memctrl);
 139
 140         /* Dump memory configuratation */
 141         /*{
 142         msr_t msr;
 143         msr = rdmsr(MC_CF07_DATA);
 144         print_debug("MC_CF07_DATA: ");
 145         print_debug_hex32(MC_CF07_DATA);
 146         print_debug(" value is: ");
 147         print_debug_hex32(msr.hi);
 148         print_debug(":");
 149         print_debug_hex32(msr.lo);
 150         print_debug(" \n");
 151
 152         msr = rdmsr(MC_CF1017_DATA);
 153         print_debug("MC_CF1017_DATA: ");
 154         print_debug_hex32(MC_CF1017_DATA);
 155         print_debug(" value is: ");
 156         print_debug_hex32(msr.hi);
 157         print_debug(":");
 158         print_debug_hex32(msr.lo);
 159         print_debug(" \n");
 160
 161         msr = rdmsr(MC_CF8F_DATA);
 162         print_debug("MC_CF8F_DATA: ");
 163         print_debug_hex32(MC_CF8F_DATA);
 164         print_debug(" value is: ");
 165         print_debug_hex32(msr.hi);
 166         print_debug(":");
 167         print_debug_hex32(msr.lo);
 168         msr = rdmsr(MC_CF8F_DATA);
 169         print_debug(" \n");
 170         }*/
 171
 172         /* Check memory. */
 173         /* ram_check(0x00000000, 640 * 1024); */
 174
 175         /* Memory is setup. Return to cache_as_ram.inc and continue to boot */
 176         return;
 177 }
 178