src/mainboard/amd/solo/Config.lb

   1 #
   2 ###
   3 ### Build code to export a CMOS option table
   4 ###
   5 default HAVE_OPTION_TABLE=1
   6 option HAVE_MP_TABLE=0
   7 ####
   8 #### Build options
   9 ####
  10 #
  11 ###
  12 ### Location of the DIMM EEPROMS on the SMBUS
  13 ### This is fixed into a narrow range by the DIMM package standard.
  14 ###
  15 option SMBUS_MEM_DEVICE_START=(0xa << 3)
  16 option SMBUS_MEM_DEVICE_END=(SMBUS_MEM_DEVICE_START +1)
  17 option SMBUS_MEM_DEVICE_INC=1
  18 default CONFIG_CONSOLE_VGA=0
  19 default CONFIG_CONSOLE_LOGBUF=0
  20 default CONFIG_CONSOLE_SROM=0
  21 default CONFIG_SMP=0
  22 default CONFIG_UDELAY_TSC=0
  23 #
  24 ###
  25 ### Customize our winbond superio chip for this motherboard
  26 ###
  27 option CONFIG_CONSOLE_SERIAL8250=0
  28 #
  29 ###
  30 ### Build code for the fallback boot
  31 ###
  32 option HAVE_FALLBACK_BOOT=1
  33 #
  34 ###
  35 ### Build code to reset the motherboard from linuxBIOS
  36 ###
  37 ## option HAVE_HARD_RESET=1
  38 #
  39 ###
  40 ### Build code to export a programmable irq routing table
  41 ###
  42 option HAVE_PIRQ_TABLE=1
  43 option IRQ_SLOT_COUNT=7
  44 #
  45 ###
  46 ### Build code to export an x86 MP table
  47 ### Useful for specifying IRQ routing values
  48 ###
  49 ##option HAVE_MP_TABLE=1
  50 #
  51 ###
  52 ### Build code for SMP support
  53 ### Only worry about 2 micro processors
  54 ###
  55 ##option CONFIG_SMP=1
  56 option CONFIG_MAX_CPUS=1
  57 #
  58 ###
  59 ### Build code to setup a generic IOAPIC
  60 ###
  61 option CONFIG_IOAPIC=1
  62 #
  63 ###
  64 ### MEMORY_HOLE instructs earlymtrr.inc to
  65 ### enable caching from 0-640KB and to disable
  66 ### caching from 640KB-1MB using fixed MTRRs
  67 ###
  68 ### Enabling this option breaks SMP because secondary
  69 ### CPU identification depends on only variable MTRRs
  70 ### being enabled.
  71 ###
  72 option MEMORY_HOLE=0
  73 #
  74 ###
  75 ### Clean up the motherboard id strings
  76 ###
  77 option MAINBOARD_PART_NUMBER="Solo7"
  78 option MAINBOARD_VENDOR="AMD"
  79 #
  80 ###
  81 ### Figure out which type of linuxBIOS image to build
  82 ### If we aren't a fallback image we must be a normal image
  83 ### This is useful for optional includes
  84 ###
  85 default USE_FALLBACK_IMAGE=0
  86 #
  87 ####
  88 #### LinuxBIOS layout values
  89 ####
  90 #
  91 ### ROM_SIZE is the size of boot ROM that this board will use.
  92 option ROM_SIZE=262144
  93 #
  94 ### ROM_IMAGE_SIZE is the amount of space to allow linuxBIOS to occupy.
  95 option ROM_IMAGE_SIZE=65535
  96 #
  97 ###
  98 ### Use a small 8K stack
  99 ###
 100 option STACK_SIZE=0x2000
 101 #
 102 ###
 103 ### Use a small 8K heap
 104 ###
 105 option HEAP_SIZE=0x2000
 106 #
 107 ###
 108 ### Only use the option table in a normal image
 109 ###
 110 option USE_OPTION_TABLE=!USE_FALLBACK_IMAGE
 111 #
 112 ###
 113 ### Compute the location and size of where this firmware image
 114 ### (linuxBIOS plus bootloader) will live in the boot rom chip.
 115 ###
 116 default FALLBACK_SIZE=65536
 117 if USE_FALLBACK_IMAGE
 118   option ROM_SECTION_SIZE  = FALLBACK_SIZE
 119   option ROM_SECTION_OFFSET= (ROM_SIZE - FALLBACK_SIZE)
 120 else
 121   option ROM_SECTION_SIZE  = (ROM_SIZE - FALLBACK_SIZE)
 122   option ROM_SECTION_OFFSET= 0
 123 end
 124 #
 125 ###
 126 ### Compute the start location and size size of
 127 ### The linuxBIOS bootloader.
 128 ###
 129 option PAYLOAD_SIZE            = (ROM_SECTION_SIZE - ROM_IMAGE_SIZE)
 130 option CONFIG_ROM_STREAM_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
 131 option CONFIG_ROM_STREAM     = 1
 132 #
 133 ###
 134 ### Compute where this copy of linuxBIOS will start in the boot rom
 135 ###
 136 option _ROMBASE      = (CONFIG_ROM_STREAM_START + PAYLOAD_SIZE)
 137 #
 138 ###
 139 ### Compute a range of ROM that can cached to speed up linuxBIOS,
 140 ### execution speed.
 141 ###
 142 ##expr XIP_ROM_SIZE = 65536
 143 ##expr XIP_ROM_BASE = _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE
 144 ##option XIP_ROM_SIZE=65536
 145 ##option XIP_ROM_BASE=0xffff0000
 146 #
 147 ## XIP_ROM_SIZE && XIP_ROM_BASE values that work.
 148 ##option XIP_ROM_SIZE=0x8000
 149 ##option XIP_ROM_BASE=0xffff8000
 150 #
 151 ###
 152 ### Set all of the defaults for an x86 architecture
 153 ###
 154 #
 155 #
 156 ###
 157 ### Build the objects we have code for in this directory.
 158 ###
 159 ##object mainboard.o
 160 driver mainboard.o
 161 object static_devices.o
 162 if HAVE_MP_TABLE object mptable.o end
 163 if HAVE_PIRQ_TABLE object irq_tables.o end
 164 #
 165 arch i386 end
 166 cpu k8 end
 167 #
 168 option DEBUG=1
 169 default USE_FALLBACK_IMAGE=1
 170 option A=(1+2)
 171 option B=0xa
 172 #
 173 ###
 174 ### Build our 16 bit and 32 bit linuxBIOS entry code
 175 ###
 176 mainboardinit cpu/i386/entry16.inc
 177 mainboardinit cpu/i386/entry32.inc
 178 ldscript /cpu/i386/entry16.lds
 179 ldscript /cpu/i386/entry32.lds
 180 #
 181 ###
 182 ### Build our reset vector (This is where linuxBIOS is entered)
 183 ###
 184 if USE_FALLBACK_IMAGE
 185         mainboardinit cpu/i386/reset16.inc
 186         ldscript /cpu/i386/reset16.lds
 187 else
 188         mainboardinit cpu/i386/reset32.inc
 189         ldscript /cpu/i386/reset32.lds
 190 end
 191 #
 192 #### Should this be in the northbridge code?
 193 #mainboardinit archi386/lib/cpu_reset.inc
 194 #
 195 ###
 196 ### Include an id string (For safe flashing)
 197 ###
 198 mainboardinit arch/i386/lib/id.inc
 199 ldscript /arch/i386/lib/id.lds
 200 #
 201 ####
 202 #### This is the early phase of linuxBIOS startup
 203 #### Things are delicate and we test to see if we should
 204 #### failover to another image.
 205 ####
 206 option MAX_REBOOT_CNT=2
 207 if USE_FALLBACK_IMAGE
 208   ldscript /arch/i386/lib/failover.lds
 209 end
 210 #
 211 ###
 212 ### Setup our mtrrs
 213 ###
 214 mainboardinit cpu/k8/earlymtrr.inc
 215 #
 216 #
 217 ####
 218 #### O.k. We aren't just an intermediary anymore!
 219 ####
 220 #
 221 ###
 222 ### When debugging disable the watchdog timer
 223 ###
 224 ##option MAXIMUM_CONSOLE_LOGLEVEL=7
 225 #default MAXIMUM_CONSOLE_LOGLEVEL=7
 226 #
 227 ###
 228 ### Setup the serial port
 229 ###
 230 #mainboardinit superiowinbond/w83627hf/setup_serial.inc
 231 mainboardinit pc80/serial.inc
 232 mainboardinit arch/i386/lib/console.inc
 233 if USE_FALLBACK_IMAGE mainboardinit archi386/lib/noop_failover.inc  end
 234 #
 235 ###
 236 ### Romcc output
 237 ###
 238 #makerule ./failover.E dep "$(MAINBOARD)/failover.c" act "$(CPP) -I$(TOP)/src $(CPPFLAGS) $(MAINBOARD)/failover.c > ./failever.E"
 239 #makerule ./failover.inc dep "./romcc ./failover.E" act "./romcc -O ./failover.E > failover.inc"
 240 #mainboardinit .failover.inc
 241 makerule ./auto.E dep "$(MAINBOARD)/auto.c" act "$(CPP) -I$(TOP)/src -$(ROMCCPPFLAGS) $(CPPFLAGS) $(MAINBOARD)/auto.c > ./auto.E"
 242 makerule ./auto.inc dep "./romcc ./auto.E" act "./romcc -O ./auto.E > auto.inc"
 243 mainboardinit ./auto.inc
 244 #
 245 ###
 246 ### Include the secondary Configuration files
 247 ###
 248 northbridge amd/amdk8
 249 end
 250 southbridge amd/amd8111
 251 end
 252 #mainboardinit archi386/smp/secondary.inc
 253 superio NSC/pc87360
 254         register "com1={1} com2={0} floppy=1 lpt=1 keyboard=1"
 255 end
 256 dir /pc80
 257 ##dir /src/superio/winbond/w83627hf
 258 cpu p5 end
 259 cpu p6 end
 260 cpu k7 end
 261 cpu k8 end