src/mainboard/amd/pistachio/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2008 Advanced Micro Devices, Inc.
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; version 2 of the License.
   9 ##
  10 ## This program is distributed in the hope that it will be useful,
  11 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 ## GNU General Public License for more details.
  14 ##
  15 ## You should have received a copy of the GNU General Public License
  16 ## along with this program; if not, write to the Free Software
  17 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18 ##
  19 ##
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_ROMFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses USE_FALLBACK_IMAGE
  27 uses HAVE_FALLBACK_BOOT
  28 uses HAVE_HARD_RESET
  29 uses IRQ_SLOT_COUNT
  30 uses HAVE_OPTION_TABLE
  31 uses CONFIG_MAX_CPUS
  32 uses CONFIG_MAX_PHYSICAL_CPUS
  33 uses CONFIG_LOGICAL_CPUS
  34 uses CONFIG_IOAPIC
  35 uses CONFIG_SMP
  36 uses FALLBACK_SIZE
  37 uses ROM_SIZE
  38 uses ROM_SECTION_SIZE
  39 uses ROM_IMAGE_SIZE
  40 uses ROM_SECTION_SIZE
  41 uses ROM_SECTION_OFFSET
  42 uses CONFIG_ROM_PAYLOAD
  43 uses CONFIG_ROM_PAYLOAD_START
  44 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  45 uses PAYLOAD_SIZE
  46 uses _ROMBASE
  47 uses XIP_ROM_SIZE
  48 uses XIP_ROM_BASE
  49 uses STACK_SIZE
  50 uses HEAP_SIZE
  51 uses USE_OPTION_TABLE
  52 uses LB_CKS_RANGE_START
  53 uses LB_CKS_RANGE_END
  54 uses LB_CKS_LOC
  55 uses MAINBOARD_PART_NUMBER
  56 uses MAINBOARD_VENDOR
  57 uses MAINBOARD
  58 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  59 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  60 uses COREBOOT_EXTRA_VERSION
  61 uses _RAMBASE
  62 uses TTYS0_BAUD
  63 uses TTYS0_BASE
  64 uses TTYS0_LCS
  65 uses DEFAULT_CONSOLE_LOGLEVEL
  66 uses MAXIMUM_CONSOLE_LOGLEVEL
  67 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  68 uses CONFIG_CONSOLE_SERIAL8250
  69 uses HAVE_INIT_TIMER
  70 uses CONFIG_GDB_STUB
  71 uses CONFIG_GDB_STUB
  72 uses CROSS_COMPILE
  73 uses CC
  74 uses HOSTCC
  75 uses OBJCOPY
  76 uses CONFIG_CONSOLE_VGA
  77 uses CONFIG_PCI_ROM_RUN
  78 uses HW_MEM_HOLE_SIZEK
  79 uses HT_CHAIN_UNITID_BASE
  80 uses HT_CHAIN_END_UNITID_BASE
  81 uses SB_HT_CHAIN_ON_BUS0
  82
  83 uses USE_DCACHE_RAM
  84 uses DCACHE_RAM_BASE
  85 uses DCACHE_RAM_SIZE
  86 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  87 uses CONFIG_USE_INIT
  88
  89 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  90 uses CONFIG_USE_PRINTK_IN_CAR
  91
  92 uses CONFIG_VIDEO_MB
  93 uses CONFIG_GFXUMA
  94 uses HAVE_MAINBOARD_RESOURCES
  95
  96 ###
  97 ### Build options
  98 ###
  99
 100 ##
 101 ## ROM_SIZE is the size of boot ROM that this board will use.
 102 ##
 103 default ROM_SIZE=524288
 104
 105 ##
 106 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 107 ##
 108 #default FALLBACK_SIZE=131072
 109 #256K
 110 default FALLBACK_SIZE=0x40000
 111
 112 ##
 113 ## Build code for the fallback boot
 114 ##
 115 default HAVE_FALLBACK_BOOT=1
 116
 117 ##
 118 ## Build code to reset the motherboard from coreboot
 119 ##
 120 default HAVE_HARD_RESET=1
 121
 122 ##
 123 ## Build code to export a programmable irq routing table
 124 ##
 125 default HAVE_PIRQ_TABLE=1
 126 default IRQ_SLOT_COUNT=11
 127
 128 ##
 129 ## Build code to export an x86 MP table
 130 ## Useful for specifying IRQ routing values
 131 ##
 132 default HAVE_MP_TABLE=1
 133
 134 ## ACPI tables will be included
 135 default HAVE_ACPI_TABLES=1
 136
 137 ##
 138 ## Build code to export a CMOS option table
 139 ##
 140 default HAVE_OPTION_TABLE=0
 141
 142 ##
 143 ## Move the default coreboot cmos range off of AMD RTC registers
 144 ##
 145 default LB_CKS_RANGE_START=49
 146 default LB_CKS_RANGE_END=122
 147 default LB_CKS_LOC=123
 148
 149 ##
 150 ## Build code for SMP support
 151 ## Only worry about 2 micro processors
 152 ##
 153 default CONFIG_SMP=1
 154 default CONFIG_MAX_CPUS=2
 155
 156 default CONFIG_MAX_PHYSICAL_CPUS=1
 157 default CONFIG_LOGICAL_CPUS=1
 158
 159 #1G memory hole
 160 default HW_MEM_HOLE_SIZEK=0x100000
 161
 162 #VGA Console
 163 default CONFIG_CONSOLE_VGA=1
 164 default CONFIG_PCI_ROM_RUN=1
 165
 166 # BTDC: Only one HT device on Herring.
 167 #HT Unit ID offset
 168 #default HT_CHAIN_UNITID_BASE=0x6
 169 default HT_CHAIN_UNITID_BASE=0x0
 170
 171
 172 #real SB Unit ID
 173 default HT_CHAIN_END_UNITID_BASE=0x1
 174
 175 #make the SB HT chain on bus 0
 176 default SB_HT_CHAIN_ON_BUS0=1
 177
 178 ##
 179 ## enable CACHE_AS_RAM specifics
 180 ##
 181 default USE_DCACHE_RAM=1
 182 default DCACHE_RAM_BASE=0xc8000
 183 default DCACHE_RAM_SIZE=0x8000
 184 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 185 default CONFIG_USE_INIT=0
 186
 187 ##
 188 ## Build code to setup a generic IOAPIC
 189 ##
 190 default CONFIG_IOAPIC=1
 191
 192 ##
 193 ## Clean up the motherboard id strings
 194 ##
 195 default MAINBOARD_PART_NUMBER="pistachio"
 196 default MAINBOARD_VENDOR="amd"
 197 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 198 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x3050
 199
 200
 201 ###
 202 ### coreboot layout values
 203 ###
 204
 205 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 206 default ROM_IMAGE_SIZE = 65536
 207
 208 ##
 209 ## Use a small 8K stack
 210 ##
 211 default STACK_SIZE=0x2000
 212
 213 ##
 214 ## Use a small 16K heap
 215 ##
 216 default HEAP_SIZE=0x4000
 217
 218 ##
 219 ## Only use the option table in a normal image
 220 ##
 221 #default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 222 default USE_OPTION_TABLE = 0
 223
 224 ##
 225 ## coreboot C code runs at this location in RAM
 226 ##
 227 default _RAMBASE=0x00004000
 228
 229 ##
 230 ## Load the payload from the ROM
 231 ##
 232 default CONFIG_ROM_PAYLOAD = 1
 233
 234 ###
 235 ### Defaults of options that you may want to override in the target config file
 236 ###
 237
 238 ##
 239 ## The default compiler
 240 ##
 241 default CC="$(CROSS_COMPILE)gcc -m32"
 242 default HOSTCC="gcc"
 243
 244 ##
 245 ## Disable the gdb stub by default
 246 ##
 247 default CONFIG_GDB_STUB=0
 248
 249
 250 default CONFIG_USE_PRINTK_IN_CAR=1
 251
 252 ##
 253 ## The Serial Console
 254 ##
 255
 256 # To Enable the Serial Console
 257 default CONFIG_CONSOLE_SERIAL8250=1
 258
 259 ## Select the serial console baud rate
 260 default TTYS0_BAUD=115200
 261 #default TTYS0_BAUD=57600
 262 #default TTYS0_BAUD=38400
 263 #default TTYS0_BAUD=19200
 264 #default TTYS0_BAUD=9600
 265 #default TTYS0_BAUD=4800
 266 #default TTYS0_BAUD=2400
 267 #default TTYS0_BAUD=1200
 268
 269 # Select the serial console base port
 270 default TTYS0_BASE=0x3f8
 271
 272 # Select the serial protocol
 273 # This defaults to 8 data bits, 1 stop bit, and no parity
 274 default TTYS0_LCS=0x3
 275
 276 ##
 277 ### Select the coreboot loglevel
 278 ##
 279 ## EMERG      1   system is unusable
 280 ## ALERT      2   action must be taken immediately
 281 ## CRIT       3   critical conditions
 282 ## ERR        4   error conditions
 283 ## WARNING    5   warning conditions
 284 ## NOTICE     6   normal but significant condition
 285 ## INFO       7   informational
 286 ## DEBUG      8   debug-level messages
 287 ## SPEW       9   Way too many details
 288
 289 ## Request this level of debugging output
 290 default  DEFAULT_CONSOLE_LOGLEVEL=8
 291 ## At a maximum only compile in this level of debugging
 292 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 293
 294 ##
 295 ## Select power on after power fail setting
 296 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 297
 298 default CONFIG_VIDEO_MB=1
 299 default CONFIG_GFXUMA=1
 300 default HAVE_MAINBOARD_RESOURCES=1
 301
 302 ### End Options.lb
 303 #
 304 # ROMFS
 305 #
 306 #
 307 default CONFIG_ROMFS=0
 308 end