src/mainboard/amd/mahogany_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20
  21 #define ASSEMBLY 1
  22 #define __PRE_RAM__
  23
  24 //#define SYSTEM_TYPE 0 /* SERVER */
  25 #define SYSTEM_TYPE 1   /* DESKTOP */
  26 //#define SYSTEM_TYPE 2 /* MOBILE */
  27
  28
  29 #define RAMINIT_SYSINFO 1
  30 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  31
  32 #define SET_NB_CFG_54 1
  33
  34 //used by raminit
  35 #define QRANK_DIMM_SUPPORT 1
  36
  37 //used by incoherent_ht
  38 #define FAM10_SCAN_PCI_BUS 0
  39 #define FAM10_ALLOCATE_IO_RANGE 0
  40
  41 //used by init_cpus and fidvid
  42 #define FAM10_SET_FIDVID 1
  43 #define FAM10_SET_FIDVID_CORE_RANGE 0
  44
  45 #include <stdint.h>
  46 #include <string.h>
  47 #include <device/pci_def.h>
  48 #include <device/pci_ids.h>
  49 #include <arch/io.h>
  50 #include <device/pnp_def.h>
  51 #include <arch/romcc_io.h>
  52 #include <cpu/x86/lapic.h>
  53 #include "option_table.h"
  54 #include "pc80/mc146818rtc_early.c"
  55
  56 /* FIXME: Use console.c post_code function */
  57 static void post_code(u8 value) {
  58         outb(value, 0x80);
  59 }
  60
  61 #if (CONFIG_USE_FAILOVER_IMAGE == 0)
  62 #include "arch/i386/lib/console.c"
  63 #include "pc80/serial.c"
  64 #include "lib/ramtest.c"
  65 #include <cpu/amd/model_10xxx_rev.h>
  66 #include "northbridge/amd/amdfam10/raminit.h"
  67 #include "northbridge/amd/amdfam10/amdfam10.h"
  68 #endif
  69
  70 #include "cpu/x86/lapic/boot_cpu.c"
  71 #include "northbridge/amd/amdfam10/reset_test.c"
  72
  73 #include <console/loglevel.h>
  74 #if 0
  75 void die(const char *msg);
  76 int do_printk(int msg_level, const char *fmt, ...) __attribute__((format(printf, 2, 3)));
  77 #define printk_emerg(fmt, arg...)   do_printk(BIOS_EMERG   ,fmt, ##arg)
  78 #endif
  79 #define printk_info(fmt, arg...)   do_printk(BIOS_INFO   ,fmt, ##arg)
  80 #include "cpu/x86/bist.h"
  81
  82
  83 #if (CONFIG_USE_FAILOVER_IMAGE == 0)
  84
  85 static int smbus_read_byte(u32 device, u32 address);
  86
  87 #include "superio/ite/it8718f/it8718f_early_serial.c"
  88 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  89 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  90
  91 #include "southbridge/amd/rs780/rs780_early_setup.c"
  92 #include "southbridge/amd/sb700/sb700_early_setup.c"
  93 #include "northbridge/amd/amdfam10/debug.c"
  94
  95 static void memreset_setup(void)
  96 {
  97 }
  98
  99
 100 static void memreset(int controllers, const struct mem_controller *ctrl)
 101 {
 102 }
 103
 104
 105 static void activate_spd_rom(const struct mem_controller *ctrl)
 106 {
 107 }
 108
 109
 110 static int spd_read_byte(u32 device, u32 address)
 111 {
 112         int result;
 113         result = smbus_read_byte(device, address);
 114         return result;
 115 }
 116
 117 #include "northbridge/amd/amdfam10/amdfam10.h"
 118 #include "northbridge/amd/amdht/ht_wrapper.c"
 119
 120 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 121 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 122 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 123
 124 #include "resourcemap.c"
 125 #include "cpu/amd/quadcore/quadcore.c"
 126 #include "cpu/amd/car/copy_and_run.c"
 127 #include "cpu/amd/car/post_cache_as_ram.c"
 128 #include "cpu/amd/model_10xxx/init_cpus.c"
 129 #include "cpu/amd/model_10xxx/fidvid.c"
 130
 131 #endif /* (CONFIG_USE_FAILOVER_IMAGE == 0) */
 132
 133
 134 #if ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1))
 135 #include "northbridge/amd/amdfam10/early_ht.c"
 136 #include "southbridge/amd/sb700/sb700_early_setup.c"
 137
 138 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 139 {
 140         int last_boot_normal_flag = last_boot_normal();
 141
 142         /* Is this a cpu only reset? or Is this a secondary cpu? */
 143         if ((cpu_init_detectedx) || (!boot_cpu())) {
 144                 if (last_boot_normal_flag) {
 145                         goto normal_image;
 146                 } else {
 147                         goto fallback_image;
 148                 }
 149         }
 150
 151         /* Nothing special needs to be done to find bus 0 */
 152         /* Allow the HT devices to be found */
 153         /* mov bsp to bus 0xff when > 8 nodes */
 154         set_bsp_node_CHtExtNodeCfgEn();
 155         enumerate_ht_chain();
 156
 157         sb700_pci_port80();
 158
 159         /* Is this a deliberate reset by the bios */
 160         if (bios_reset_detected() && last_boot_normal_flag) {
 161                 goto normal_image;
 162         }
 163         /* This is the primary cpu how should I boot? */
 164         else if (do_normal_boot()) {
 165                 goto normal_image;
 166         }
 167         else {
 168                 goto fallback_image;
 169         }
 170
 171 normal_image:
 172         __asm__ volatile ("jmp __normal_image"
 173                  : /* outputs */
 174                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 175                 );
 176
 177 fallback_image:
 178  #if CONFIG_HAVE_FAILOVER_BOOT==1
 179         __asm__ volatile ("jmp __fallback_image"
 180                  : /* outputs */
 181                  : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 182                 )
 183  #endif
 184         ;
 185 }
 186 #endif /* ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1)) */
 187
 188
 189 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 190
 191 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 192 {
 193 //FIXME: I think that there is a hole here with the real_main() logic realmain is inside a CONFIG_USE_FAILOVER_IMAGE=0.
 194 #if CONFIG_HAVE_FAILOVER_BOOT==1
 195  #if CONFIG_USE_FAILOVER_IMAGE==1
 196         failover_process(bist, cpu_init_detectedx);
 197  #else
 198         real_main(bist, cpu_init_detectedx);
 199  #endif
 200 #else
 201  #if CONFIG_USE_FALLBACK_IMAGE == 1
 202         failover_process(bist, cpu_init_detectedx);
 203  #endif
 204         real_main(bist, cpu_init_detectedx);
 205 #endif
 206 }
 207
 208 #if (CONFIG_USE_FAILOVER_IMAGE==0)
 209 //#include "spd_addr.h"
 210 #include "cpu/amd/microcode/microcode.c"
 211 #include "cpu/amd/model_10xxx/update_microcode.c"
 212
 213 #define RC00  0
 214 #define RC01  1
 215
 216 #define DIMM0 0x50
 217 #define DIMM1 0x51
 218 #define DIMM2 0x52
 219 #define DIMM3 0x53
 220
 221 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 222 {
 223
 224         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 225         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 226         u32 bsp_apicid = 0;
 227         u32 val;
 228         msr_t msr;
 229
 230         post_code(0x30);
 231
 232         if (bist == 0) {
 233                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 234                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 235         }
 236
 237         post_code(0x32);
 238
 239         enable_rs780_dev8();
 240         sb700_lpc_init();
 241
 242         it8718f_enable_serial(0, CONFIG_TTYS0_BASE);
 243         uart_init();
 244         console_init();
 245         printk_debug("\n");
 246
 247 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 248
 249         /* Halt if there was a built in self test failure */
 250         report_bist_failure(bist);
 251
 252         // Load MPB
 253         val = cpuid_eax(1);
 254         printk_debug("BSP Family_Model: %08x \n", val);
 255         printk_debug("*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 256         printk_debug("bsp_apicid = %02x \n", bsp_apicid);
 257         printk_debug("cpu_init_detectedx = %08x \n", cpu_init_detectedx);
 258
 259         /* Setup sysinfo defaults */
 260         set_sysinfo_in_ram(0);
 261
 262         update_microcode(val);
 263         post_code(0x33);
 264
 265         cpuSetAMDMSR();
 266         post_code(0x34);
 267
 268         amd_ht_init(sysinfo);
 269         post_code(0x35);
 270
 271         /* Setup nodes PCI space and start core 0 AP init. */
 272         finalize_node_setup(sysinfo);
 273
 274         /* Setup any mainboard PCI settings etc. */
 275         setup_mb_resource_map();
 276         post_code(0x36);
 277
 278         /* wait for all the APs core0 started by finalize_node_setup. */
 279         /* FIXME: A bunch of cores are going to start output to serial at once.
 280            It would be nice to fixup prink spinlocks for ROM XIP mode.
 281            I think it could be done by putting the spinlock flag in the cache
 282            of the BSP located right after sysinfo.
 283          */
 284         wait_all_core0_started();
 285
 286  #if CONFIG_LOGICAL_CPUS==1
 287         /* Core0 on each node is configured. Now setup any additional cores. */
 288         printk_debug("start_other_cores()\n");
 289         start_other_cores();
 290         post_code(0x37);
 291         wait_all_other_cores_started(bsp_apicid);
 292  #endif
 293
 294         post_code(0x38);
 295
 296         /* run _early_setup before soft-reset. */
 297         rs780_early_setup();
 298         sb700_early_setup();
 299
 300  #if FAM10_SET_FIDVID == 1
 301         msr = rdmsr(0xc0010071);
 302         printk_debug("\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 303
 304         /* FIXME: The sb fid change may survive the warm reset and only
 305            need to be done once.*/
 306         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 307
 308         post_code(0x39);
 309
 310         if (!warm_reset_detect(0)) {                    // BSP is node 0
 311                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 312         } else {
 313                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 314         }
 315
 316         post_code(0x3A);
 317
 318         /* show final fid and vid */
 319         msr=rdmsr(0xc0010071);
 320         printk_debug("End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 321  #endif
 322
 323         rs780_htinit();
 324
 325         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 326         if (!warm_reset_detect(0)) {
 327                 print_info("...WARM RESET...\n\n\n");
 328                 soft_reset();
 329                 die("After soft_reset_x - shouldn't see this message!!!\n");
 330         }
 331
 332         post_code(0x3B);
 333
 334         /* It's the time to set ctrl in sysinfo now; */
 335         printk_debug("fill_mem_ctrl()\n");
 336         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 337         post_code(0x3D);
 338
 339         memreset_setup();
 340         post_code(0x40);
 341
 342 //      die("Die Before MCT init.");
 343
 344         printk_debug("raminit_amdmct()\n");
 345         raminit_amdmct(sysinfo);
 346         post_code(0x41);
 347
 348 /*
 349         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 350         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 351         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 352         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 353 */
 354
 355 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 356 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 357
 358
 359 //      die("After MCT init before CAR disabled.");
 360
 361         rs780_before_pci_init();
 362         sb700_before_pci_init();
 363
 364         post_code(0x42);
 365         printk_debug("\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 366         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 367         post_code(0x43);        // Should never see this post code.
 368 }
 369
 370
 371 #endif /* CONFIG_USE_FAILOVER_IMAGE==0 */