--- /dev/null
+Fitter report for demo
+Mon Mar 30 19:52:59 2009
+Quartus II Version 7.0 Build 33 02/05/2007 SJ Full Version
+
+
+---------------------
+; Table of Contents ;
+---------------------
+ 1. Legal Notice
+ 2. Fitter Summary
+ 3. Fitter Settings
+ 4. Pin-Out File
+ 5. Fitter Resource Usage Summary
+ 6. Input Pins
+ 7. Output Pins
+ 8. I/O Bank Usage
+ 9. All Package Pins
+ 10. PLL Summary
+ 11. PLL Usage
+ 12. Output Pin Default Load For Reported TCO
+ 13. Fitter Resource Utilization by Entity
+ 14. Delay Chain Summary
+ 15. Pad To Core Delay Chain Fanout
+ 16. Control Signals
+ 17. Global & Other Fast Signals
+ 18. Non-Global High Fan-Out Signals
+ 19. Interconnect Usage Summary
+ 20. LAB Logic Elements
+ 21. LAB-wide Signals
+ 22. LAB Signals Sourced
+ 23. LAB Signals Sourced Out
+ 24. LAB Distinct Inputs
+ 25. Fitter Device Options
+ 26. Fitter Messages
+ 27. Fitter Suppressed Messages
+
+
+
+----------------
+; Legal Notice ;
+----------------
+Copyright (C) 1991-2007 Altera Corporation
+Your use of Altera Corporation's design tools, logic functions
+and other software and tools, and its AMPP partner logic
+functions, and any output files from any of the foregoing
+(including device programming or simulation files), and any
+associated documentation or information are expressly subject
+to the terms and conditions of the Altera Program License
+Subscription Agreement, Altera MegaCore Function License
+Agreement, or other applicable license agreement, including,
+without limitation, that your use is for the sole purpose of
+programming logic devices manufactured by Altera and sold by
+Altera or its authorized distributors. Please refer to the
+applicable agreement for further details.
+
+
+
++------------------------------------------------------------------------------+
+; Fitter Summary ;
++------------------------------------+-----------------------------------------+
+; Fitter Status ; Successful - Mon Mar 30 19:52:59 2009 ;
+; Quartus II Version ; 7.0 Build 33 02/05/2007 SJ Full Version ;
+; Revision Name ; demo ;
+; Top-level Entity Name ; demo_top ;
+; Family ; Cyclone II ;
+; Device ; EP2C35F484C6 ;
+; Timing Models ; Final ;
+; Total logic elements ; 65 / 33,216 ( < 1 % ) ;
+; Total combinational functions ; 65 / 33,216 ( < 1 % ) ;
+; Dedicated logic registers ; 16 / 33,216 ( < 1 % ) ;
+; Total registers ; 16 ;
+; Total pins ; 10 / 322 ( 3 % ) ;
+; Total virtual pins ; 0 ;
+; Total memory bits ; 0 / 483,840 ( 0 % ) ;
+; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % ) ;
+; Total PLLs ; 1 / 4 ( 25 % ) ;
++------------------------------------+-----------------------------------------+
+
+
++--------------------------------------------------------------------------------------------------------------------------+
+; Fitter Settings ;
++--------------------------------------------------------+--------------------------------+--------------------------------+
+; Option ; Setting ; Default Value ;
++--------------------------------------------------------+--------------------------------+--------------------------------+
+; Device ; EP2C35F484C6 ; ;
+; Fit Attempts to Skip ; 0 ; 0.0 ;
+; Always Enable Input Buffers ; Off ; Off ;
+; Router Timing Optimization Level ; Normal ; Normal ;
+; Placement Effort Multiplier ; 1.0 ; 1.0 ;
+; Router Effort Multiplier ; 1.0 ; 1.0 ;
+; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
+; Optimize Fast-Corner Timing ; Off ; Off ;
+; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
+; Optimize Timing ; Normal compilation ; Normal compilation ;
+; Optimize IOC Register Placement for Timing ; On ; On ;
+; Limit to One Fitting Attempt ; Off ; Off ;
+; Final Placement Optimizations ; Automatically ; Automatically ;
+; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
+; Fitter Initial Placement Seed ; 1 ; 1 ;
+; PCI I/O ; Off ; Off ;
+; Weak Pull-Up Resistor ; Off ; Off ;
+; Enable Bus-Hold Circuitry ; Off ; Off ;
+; Auto Global Memory Control Signals ; Off ; Off ;
+; Auto Packed Registers -- Stratix II/III/Cyclone II/III ; Auto ; Auto ;
+; Auto Delay Chains ; On ; On ;
+; Auto Merge PLLs ; On ; On ;
+; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
+; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
+; Perform Register Duplication ; Off ; Off ;
+; Perform Register Retiming ; Off ; Off ;
+; Perform Asynchronous Signal Pipelining ; Off ; Off ;
+; Fitter Effort ; Auto Fit ; Auto Fit ;
+; Physical Synthesis Effort Level ; Normal ; Normal ;
+; Auto Global Clock ; On ; On ;
+; Auto Global Register Control Signals ; On ; On ;
+; Stop After Congestion Map Generation ; Off ; Off ;
+; Use smart compilation ; Off ; Off ;
++--------------------------------------------------------+--------------------------------+--------------------------------+
+
+
++--------------+
+; Pin-Out File ;
++--------------+
+The pin-out file can be found in /homes/lechner/Lehre/SS09/HW-Modelling/VO_2009/designflow_presentation/quartus/demo.pin.
+
+
++---------------------------------------------------------------------+
+; Fitter Resource Usage Summary ;
++---------------------------------------------+-----------------------+
+; Resource ; Usage ;
++---------------------------------------------+-----------------------+
+; Total logic elements ; 65 / 33,216 ( < 1 % ) ;
+; -- Combinational with no register ; 49 ;
+; -- Register only ; 0 ;
+; -- Combinational with a register ; 16 ;
+; ; ;
+; Logic element usage by number of LUT inputs ; ;
+; -- 4 input functions ; 11 ;
+; -- 3 input functions ; 23 ;
+; -- <=2 input functions ; 31 ;
+; -- Register only ; 0 ;
+; ; ;
+; Logic elements by mode ; ;
+; -- normal mode ; 48 ;
+; -- arithmetic mode ; 17 ;
+; ; ;
+; Total registers* ; 16 / 34,134 ( < 1 % ) ;
+; -- Dedicated logic registers ; 16 / 33,216 ( < 1 % ) ;
+; -- I/O registers ; 0 / 918 ( 0 % ) ;
+; ; ;
+; Total LABs: partially or completely used ; 5 / 2,076 ( < 1 % ) ;
+; User inserted logic elements ; 0 ;
+; Virtual pins ; 0 ;
+; I/O pins ; 10 / 322 ( 3 % ) ;
+; -- Clock pins ; 1 / 8 ( 13 % ) ;
+; Global signals ; 1 ;
+; M4Ks ; 0 / 105 ( 0 % ) ;
+; Total memory bits ; 0 / 483,840 ( 0 % ) ;
+; Total RAM block bits ; 0 / 483,840 ( 0 % ) ;
+; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % ) ;
+; PLLs ; 1 / 4 ( 25 % ) ;
+; Global clocks ; 1 / 16 ( 6 % ) ;
+; Average interconnect usage ; 0% ;
+; Peak interconnect usage ; 0% ;
+; Maximum fan-out node ; RESET ;
+; Maximum fan-out ; 16 ;
+; Highest non-global fan-out signal ; RESET ;
+; Highest non-global fan-out ; 16 ;
+; Total fan-out ; 226 ;
+; Average fan-out ; 2.35 ;
++---------------------------------------------+-----------------------+
+* Register count does not include registers inside RAM blocks or DSP blocks.
+
+
+
++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Input Pins ;
++-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
++-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+; CLK ; M1 ; 1 ; 0 ; 18 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+; RESET ; B3 ; 3 ; 1 ; 36 ; 3 ; 16 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
++-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+
+
++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Output Pins ;
++---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
++---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+; LEDS[0] ; W5 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[1] ; W4 ; 1 ; 0 ; 4 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[2] ; W3 ; 1 ; 0 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[3] ; W2 ; 1 ; 0 ; 6 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[4] ; W1 ; 1 ; 0 ; 6 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[5] ; V2 ; 1 ; 0 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[6] ; V1 ; 1 ; 0 ; 7 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
+; LEDS[7] ; U1 ; 1 ; 0 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ;
++---------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+
+
++-----------------------------------------------------------+
+; I/O Bank Usage ;
++----------+-----------------+---------------+--------------+
+; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
++----------+-----------------+---------------+--------------+
+; 1 ; 9 / 46 ( 20 % ) ; 3.3V ; -- ;
+; 2 ; 2 / 39 ( 5 % ) ; 3.3V ; -- ;
+; 3 ; 1 / 39 ( 3 % ) ; 3.3V ; -- ;
+; 4 ; 0 / 36 ( 0 % ) ; 3.3V ; -- ;
+; 5 ; 0 / 44 ( 0 % ) ; 3.3V ; -- ;
+; 6 ; 1 / 43 ( 2 % ) ; 3.3V ; -- ;
+; 7 ; 0 / 36 ( 0 % ) ; 3.3V ; -- ;
+; 8 ; 0 / 39 ( 0 % ) ; 3.3V ; -- ;
++----------+-----------------+---------------+--------------+
+
+
++------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; All Package Pins ;
++----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
+; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
++----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
+; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; A2 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; A3 ; 485 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A4 ; 484 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A5 ; 482 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A6 ; 480 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A7 ; 460 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A8 ; 458 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A9 ; 448 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A10 ; 440 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A11 ; 434 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A12 ; 430 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; A13 ; 428 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A14 ; 423 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A15 ; 414 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A16 ; 412 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A17 ; 404 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A18 ; 380 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A19 ; 378 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A20 ; 376 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; A21 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; A22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; AA1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; AA2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; AA3 ; 131 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA4 ; 134 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA5 ; 138 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA6 ; 151 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA7 ; 158 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA8 ; 170 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA9 ; 176 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA10 ; 182 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA11 ; 184 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA12 ; 190 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA13 ; 195 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA14 ; 204 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA15 ; 206 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA16 ; 208 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA17 ; 214 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA18 ; 228 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA19 ; 242 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA20 ; 244 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AA21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; AA22 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; AB1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; AB2 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; AB3 ; 132 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB4 ; 133 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB5 ; 137 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB6 ; 150 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB7 ; 157 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB8 ; 169 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB9 ; 175 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB10 ; 181 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB11 ; 183 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB12 ; 189 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB13 ; 194 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB14 ; 203 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB15 ; 205 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB16 ; 207 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB17 ; 213 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB18 ; 227 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB19 ; 241 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB20 ; 243 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; AB21 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; AB22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; B1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; B3 ; 486 ; 3 ; RESET ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
+; B4 ; 483 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B5 ; 481 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B6 ; 479 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B7 ; 459 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B8 ; 457 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B9 ; 447 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B10 ; 439 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B11 ; 433 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B12 ; 429 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; B13 ; 427 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B14 ; 422 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B15 ; 413 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B16 ; 411 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B17 ; 403 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B18 ; 379 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B19 ; 377 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B20 ; 375 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; B21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; B22 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; C1 ; 8 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; C2 ; 9 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; C3 ; 1 ; 2 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
+; C4 ; 0 ; 2 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
+; C5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; C6 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; C7 ; 474 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; C9 ; 464 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C10 ; 445 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; C12 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; C13 ; 415 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C14 ; 398 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; C16 ; 388 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C17 ; 374 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C18 ; 373 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; C19 ; 367 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; C20 ; 368 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; C21 ; 360 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; C22 ; 361 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D1 ; 26 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D2 ; 27 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D3 ; 2 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D4 ; 3 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D5 ; 4 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D6 ; 5 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D7 ; 466 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D8 ; 463 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D9 ; 454 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; D11 ; 436 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D12 ; 431 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; D13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; D14 ; 408 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D15 ; 397 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D16 ; 389 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; D17 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; D18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; D19 ; 369 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D20 ; 370 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D21 ; 351 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; D22 ; 352 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E1 ; 32 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E2 ; 33 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E3 ; 6 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E4 ; 7 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E5 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; E6 ; ; ; VCCA_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; E7 ; 472 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; E8 ; 462 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; E9 ; 453 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; E10 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; E11 ; 435 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; E12 ; 432 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; E13 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; E14 ; 407 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; E15 ; 390 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; E16 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
+; E17 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
+; E18 ; 372 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E19 ; 371 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E20 ; 358 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E21 ; 349 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; E22 ; 350 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F1 ; 34 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F2 ; 35 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F3 ; 25 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F4 ; 15 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F5 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
+; F6 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
+; F7 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
+; F8 ; 467 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F9 ; 461 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F10 ; 442 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F11 ; 441 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F12 ; 418 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F13 ; 410 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F14 ; 409 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F15 ; 400 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; F16 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; F17 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; F18 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
+; F19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; F20 ; 359 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F21 ; 342 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; F22 ; 343 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G1 ; 45 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G2 ; 46 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G3 ; 28 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; G5 ; 17 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G6 ; 16 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G7 ; 475 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; G8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; G9 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; G10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; G11 ; 438 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; G12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; G13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; G14 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; G15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; G16 ; 381 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; G17 ; 353 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G18 ; 354 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G19 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; G20 ; 357 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G21 ; 338 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; G22 ; 339 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H1 ; 50 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H2 ; 51 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H3 ; 44 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H4 ; 29 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H5 ; 30 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H6 ; 31 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H7 ; 476 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; H8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; H9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; H10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; H11 ; 437 ; 3 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; H12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; H13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; H14 ; 391 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; H15 ; 382 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; H16 ; 334 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H17 ; 346 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H18 ; 345 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H19 ; 324 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; H21 ; 318 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; H22 ; 319 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J1 ; 55 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J2 ; 56 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J3 ; 53 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J4 ; 54 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J5 ; 48 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J6 ; 47 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J7 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; J8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; J10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; J11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; J12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; J13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; J14 ; 392 ; 4 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; J15 ; 335 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J16 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; J17 ; 333 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J18 ; 331 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J19 ; 330 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J20 ; 323 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J21 ; 314 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; J22 ; 315 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; K1 ; 63 ; 2 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
+; K2 ; 58 ; 2 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
+; K3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K4 ; 62 ; 2 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
+; K5 ; 57 ; 2 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
+; K6 ; 59 ; 2 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
+; K7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; K9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; K10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; K15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K17 ; 317 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; K18 ; 322 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; K19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; K20 ; 325 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; K21 ; 312 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; K22 ; 313 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; L1 ; 64 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; L2 ; 65 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; L3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; L4 ; 66 ; 2 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
+; L5 ; 60 ; 2 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
+; L6 ; 61 ; 2 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;
+; L7 ; 52 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; L8 ; 49 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; L9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; L11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; L12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; L13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; L14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; L15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; L16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; L17 ; 316 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; L18 ; 311 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; L19 ; 310 ; 5 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; L20 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; L21 ; 308 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; L22 ; 309 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; M1 ; 67 ; 1 ; CLK ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; M2 ; 68 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; M3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; M4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; M5 ; 69 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M6 ; 70 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M7 ; 76 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M8 ; 75 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; M10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; M11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; M12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; M14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; M15 ; 294 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M16 ; 293 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M17 ; 301 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
+; M18 ; 305 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M19 ; 304 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; M20 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; M21 ; 306 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; M22 ; 307 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
+; N1 ; 71 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N2 ; 72 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N3 ; 81 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N4 ; 82 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N5 ; 78 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N6 ; 77 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; N10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; N15 ; 290 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N17 ; 300 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
+; N18 ; 299 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
+; N19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; N20 ; 298 ; 6 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
+; N21 ; 302 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; N22 ; 303 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P1 ; 73 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P2 ; 74 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P3 ; 83 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P4 ; 98 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P5 ; 88 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P6 ; 89 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P7 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; P8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; P9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; P10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; P11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; P12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; P13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; P14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; P15 ; 289 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P16 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; P17 ; 277 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P18 ; 278 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P19 ; 292 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P20 ; 291 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P21 ; 295 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; P22 ; 296 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R1 ; 90 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R2 ; 91 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; R4 ; 99 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R5 ; 104 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R6 ; 105 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R7 ; 87 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R8 ; 86 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; R10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; R11 ; 178 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; R12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; R13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; R14 ; 225 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; R15 ; 226 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; R16 ; 235 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; R17 ; 265 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R18 ; 275 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R19 ; 276 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R20 ; 288 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R21 ; 283 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; R22 ; 284 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T1 ; 96 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T2 ; 97 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T3 ; 112 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T4 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; T5 ; 110 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T6 ; 111 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T7 ; 142 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; T8 ; 141 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; T9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; T10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; T11 ; 177 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; T12 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; T14 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; T15 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; T16 ; 236 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; T17 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
+; T18 ; 252 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; T20 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; T21 ; 281 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; T22 ; 282 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U1 ; 101 ; 1 ; LEDS[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; U2 ; 102 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U3 ; 113 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U4 ; 129 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
+; U6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; U7 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; U8 ; 145 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; U9 ; 163 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; U10 ; 164 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; U11 ; 185 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; U12 ; 186 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; U13 ; 199 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; U14 ; 217 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; U15 ; 237 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; U16 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; U17 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
+; U18 ; 251 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U19 ; 253 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U20 ; 259 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U21 ; 273 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; U22 ; 274 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; V1 ; 108 ; 1 ; LEDS[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; V2 ; 109 ; 1 ; LEDS[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; V3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; V4 ; 130 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; V5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
+; V6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; V7 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
+; V8 ; 153 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; V9 ; 156 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; V10 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; V11 ; 180 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; V12 ; 188 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; V13 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; V14 ; 210 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; V15 ; 238 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; V16 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
+; V17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; V18 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
+; V19 ; 246 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; V20 ; 254 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; V21 ; 271 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; V22 ; 272 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; W1 ; 114 ; 1 ; LEDS[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; W2 ; 115 ; 1 ; LEDS[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; W3 ; 122 ; 1 ; LEDS[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; W4 ; 123 ; 1 ; LEDS[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; W5 ; 128 ; 1 ; LEDS[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+; W6 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; W7 ; 154 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W8 ; 155 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W9 ; 160 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; W11 ; 179 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W12 ; 187 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
+; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; W14 ; 209 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W15 ; 220 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W16 ; 240 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; W17 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; W18 ; 250 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; W19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; W20 ; 247 ; 6 ; ~LVDS150p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
+; W21 ; 260 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; W22 ; 261 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y1 ; 116 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y2 ; 117 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y3 ; 126 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y4 ; 127 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y5 ; 135 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y6 ; 136 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y7 ; 143 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; Y9 ; 159 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y10 ; 172 ; 8 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; Y12 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
+; Y13 ; 202 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y14 ; 219 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+; Y16 ; 229 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y17 ; 239 ; 7 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
+; Y18 ; 245 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y19 ; 248 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y20 ; 249 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y21 ; 268 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
+; Y22 ; 269 ; 6 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
++----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
+
+
++--------------------------------------------------------------------------+
+; PLL Summary ;
++----------------------------------+---------------------------------------+
+; Name ; pll:inst1|altpll:altpll_component|pll ;
++----------------------------------+---------------------------------------+
+; PLL mode ; Normal ;
+; Compensate clock ; clock0 ;
+; Self reset on gated loss of lock ; Off ;
+; Gate lock counter ; -- ;
+; Input frequency 0 ; 25.0 MHz ;
+; Input frequency 1 ; -- ;
+; Nominal PFD frequency ; 25.0 MHz ;
+; Nominal VCO frequency ; 800.0 MHz ;
+; VCO post scale ; -- ;
+; VCO multiply ; -- ;
+; VCO divide ; -- ;
+; Freq min lock ; 15.63 MHz ;
+; Freq max lock ; 31.25 MHz ;
+; M VCO Tap ; 0 ;
+; M Initial ; 1 ;
+; M value ; 32 ;
+; N value ; 1 ;
+; Preserve counter order ; Off ;
+; PLL location ; PLL_1 ;
+; Inclk0 signal ; CLK ;
+; Inclk1 signal ; -- ;
+; Inclk0 signal type ; Dedicated Pin ;
+; Inclk1 signal type ; -- ;
++----------------------------------+---------------------------------------+
+
+
++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; PLL Usage ;
++-----------------------------------------+--------------+------+-----+------------------+-------------+------------+---------+---------------+------------+---------+---------+
+; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Initial ; VCO Tap ;
++-----------------------------------------+--------------+------+-----+------------------+-------------+------------+---------+---------------+------------+---------+---------+
+; pll:inst1|altpll:altpll_component|_clk0 ; clock0 ; 4 ; 1 ; 100.0 MHz ; 0 (0 ps) ; 50/50 ; C0 ; 8 ; 4/4 Even ; 1 ; 0 ;
++-----------------------------------------+--------------+------+-----+------------------+-------------+------------+---------+---------------+------------+---------+---------+
+
+
++-------------------------------------------------------------------------------+
+; Output Pin Default Load For Reported TCO ;
++----------------------------------+-------+------------------------------------+
+; I/O Standard ; Load ; Termination Resistance ;
++----------------------------------+-------+------------------------------------+
+; 3.3-V LVTTL ; 0 pF ; Not Available ;
+; 3.3-V LVCMOS ; 0 pF ; Not Available ;
+; 2.5 V ; 0 pF ; Not Available ;
+; 1.8 V ; 0 pF ; Not Available ;
+; 1.5 V ; 0 pF ; Not Available ;
+; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
+; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
+; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
+; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
+; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
+; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
+; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
+; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
+; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
+; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
+; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
+; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
+; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
+; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
+; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
+; LVDS ; 0 pF ; 100 Ohm (Differential) ;
+; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
+; RSDS ; 0 pF ; 100 Ohm (Differential) ;
+; Simple RSDS ; 0 pF ; Not Available ;
+; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
++----------------------------------+-------+------------------------------------+
+Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+
+
++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Fitter Resource Utilization by Entity ;
++-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------+
+; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ;
++-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------+
+; |demo_top ; 65 (0) ; 16 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 10 ; 0 ; 49 (0) ; 0 (0) ; 16 (0) ; |demo_top ;
+; |demo:inst| ; 65 (36) ; 16 (16) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 49 (20) ; 0 (0) ; 16 (9) ; |demo_top|demo:inst ;
+; |lpm_divide:Mod0| ; 36 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 7 (0) ; |demo_top|demo:inst|lpm_divide:Mod0 ;
+; |lpm_divide_85m:auto_generated| ; 36 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 7 (0) ; |demo_top|demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated ;
+; |sign_div_unsign_fkh:divider| ; 36 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 7 (0) ; |demo_top|demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider ;
+; |alt_u_div_00f:divider| ; 36 (36) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (29) ; 0 (0) ; 7 (7) ; |demo_top|demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider ;
+; |pll:inst1| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |demo_top|pll:inst1 ;
+; |altpll:altpll_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |demo_top|pll:inst1|altpll:altpll_component ;
++-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------+
+Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+
+
++----------------------------------------------------------------------------------+
+; Delay Chain Summary ;
++---------+----------+---------------+---------------+-----------------------+-----+
+; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
++---------+----------+---------------+---------------+-----------------------+-----+
+; LEDS[7] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[6] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[5] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[4] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[3] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[2] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[1] ; Output ; -- ; -- ; -- ; -- ;
+; LEDS[0] ; Output ; -- ; -- ; -- ; -- ;
+; RESET ; Input ; 6 ; 6 ; -- ; -- ;
+; CLK ; Input ; -- ; -- ; -- ; -- ;
++---------+----------+---------------+---------------+-----------------------+-----+
+
+
++---------------------------------------------------------------+
+; Pad To Core Delay Chain Fanout ;
++---------------------------------+-------------------+---------+
+; Source Pin / Fanout ; Pad To Core Index ; Setting ;
++---------------------------------+-------------------+---------+
+; RESET ; ; ;
+; - demo:inst|knightlight[7] ; 1 ; 6 ;
+; - demo:inst|knightlight[6] ; 1 ; 6 ;
+; - demo:inst|knightlight[5] ; 1 ; 6 ;
+; - demo:inst|knightlight[4] ; 1 ; 6 ;
+; - demo:inst|knightlight[3] ; 1 ; 6 ;
+; - demo:inst|knightlight[2] ; 1 ; 6 ;
+; - demo:inst|knightlight[1] ; 1 ; 6 ;
+; - demo:inst|knightlight[0] ; 1 ; 6 ;
+; - demo:inst|counter[3] ; 1 ; 6 ;
+; - demo:inst|counter[2] ; 1 ; 6 ;
+; - demo:inst|counter[1] ; 1 ; 6 ;
+; - demo:inst|counter[0] ; 1 ; 6 ;
+; - demo:inst|counter[4] ; 1 ; 6 ;
+; - demo:inst|counter[5] ; 1 ; 6 ;
+; - demo:inst|counter[6] ; 1 ; 6 ;
+; - demo:inst|ledstate ; 1 ; 6 ;
+; CLK ; ; ;
++---------------------------------+-------------------+---------+
+
+
++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Control Signals ;
++-----------------------------------------+----------+---------+-------------------------+--------+----------------------+------------------+---------------------------+
+; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
++-----------------------------------------+----------+---------+-------------------------+--------+----------------------+------------------+---------------------------+
+; CLK ; PIN_M1 ; 1 ; Clock ; no ; -- ; -- ; -- ;
+; RESET ; PIN_B3 ; 16 ; Sync. clear, Sync. load ; no ; -- ; -- ; -- ;
+; pll:inst1|altpll:altpll_component|_clk0 ; PLL_1 ; 16 ; Clock ; yes ; Global Clock ; GCLK3 ; -- ;
++-----------------------------------------+----------+---------+-------------------------+--------+----------------------+------------------+---------------------------+
+
+
++------------------------------------------------------------------------------------------------------------------------------------+
+; Global & Other Fast Signals ;
++-----------------------------------------+----------+---------+----------------------+------------------+---------------------------+
+; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
++-----------------------------------------+----------+---------+----------------------+------------------+---------------------------+
+; pll:inst1|altpll:altpll_component|_clk0 ; PLL_1 ; 16 ; Global Clock ; GCLK3 ; -- ;
++-----------------------------------------+----------+---------+----------------------+------------------+---------------------------+
+
+
++------------------------------------------------------------------------------------------------------------------------------------------------+
+; Non-Global High Fan-Out Signals ;
++--------------------------------------------------------------------------------------------------------------------------------------+---------+
+; Name ; Fan-Out ;
++--------------------------------------------------------------------------------------------------------------------------------------+---------+
+; RESET ; 16 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[7]~26 ; 14 ;
+; demo:inst|ledstate ; 11 ;
+; demo:inst|Equal1~59 ; 9 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[8]~32 ; 7 ;
+; demo:inst|knightlight[2] ; 6 ;
+; demo:inst|knightlight[3] ; 6 ;
+; demo:inst|knightlight[1] ; 5 ;
+; demo:inst|knightlight[4] ; 5 ;
+; demo:inst|knightlight[5] ; 5 ;
+; demo:inst|knightlight[6] ; 5 ;
+; demo:inst|counter[0] ; 4 ;
+; demo:inst|knightlight[0] ; 4 ;
+; demo:inst|knightlight[7] ; 4 ;
+; demo:inst|Add0~98 ; 3 ;
+; demo:inst|Add0~96 ; 3 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[50]~29 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[50]~21 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[51]~28 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[51]~20 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[52]~27 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[52]~19 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[53]~26 ; 2 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[53]~18 ; 2 ;
+; demo:inst|Add0~108 ; 2 ;
+; demo:inst|Add0~106 ; 2 ;
+; demo:inst|Add0~104 ; 2 ;
+; demo:inst|Add0~102 ; 2 ;
+; demo:inst|Add0~100 ; 2 ;
+; demo:inst|counter[4] ; 2 ;
+; demo:inst|counter[6] ; 2 ;
+; demo:inst|counter[5] ; 2 ;
+; demo:inst|counter[2] ; 2 ;
+; demo:inst|counter[3] ; 2 ;
+; demo:inst|counter[1] ; 2 ;
+; CLK ; 1 ;
+; demo:inst|ledstate_next~436 ; 1 ;
+; demo:inst|ledstate_next~435 ; 1 ;
+; demo:inst|ledstate_next~434 ; 1 ;
+; demo:inst|ledstate_next~433 ; 1 ;
+; demo:inst|ledstate_next~432 ; 1 ;
+; demo:inst|ledstate_next~431 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[60]~642 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[62]~641 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[61]~640 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[58]~639 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[59]~638 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[56]~637 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[57]~636 ; 1 ;
+; demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[49]~30 ; 1 ;
++--------------------------------------------------------------------------------------------------------------------------------------+---------+
+
+
++----------------------------------------------------+
+; Interconnect Usage Summary ;
++----------------------------+-----------------------+
+; Interconnect Resource Type ; Usage ;
++----------------------------+-----------------------+
+; Block interconnects ; 64 / 94,460 ( < 1 % ) ;
+; C16 interconnects ; 11 / 3,315 ( < 1 % ) ;
+; C4 interconnects ; 51 / 60,840 ( < 1 % ) ;
+; Direct links ; 27 / 94,460 ( < 1 % ) ;
+; Global clocks ; 1 / 16 ( 6 % ) ;
+; Local interconnects ; 41 / 33,216 ( < 1 % ) ;
+; R24 interconnects ; 16 / 3,091 ( < 1 % ) ;
+; R4 interconnects ; 79 / 81,294 ( < 1 % ) ;
++----------------------------+-----------------------+
+
+
++---------------------------------------------------------------------------+
+; LAB Logic Elements ;
++---------------------------------------------+-----------------------------+
+; Number of Logic Elements (Average = 13.00) ; Number of LABs (Total = 5) ;
++---------------------------------------------+-----------------------------+
+; 1 ; 0 ;
+; 2 ; 0 ;
+; 3 ; 0 ;
+; 4 ; 0 ;
+; 5 ; 0 ;
+; 6 ; 0 ;
+; 7 ; 0 ;
+; 8 ; 0 ;
+; 9 ; 1 ;
+; 10 ; 1 ;
+; 11 ; 0 ;
+; 12 ; 0 ;
+; 13 ; 0 ;
+; 14 ; 1 ;
+; 15 ; 0 ;
+; 16 ; 2 ;
++---------------------------------------------+-----------------------------+
+
+
++------------------------------------------------------------------+
+; LAB-wide Signals ;
++------------------------------------+-----------------------------+
+; LAB-wide Signals (Average = 1.60) ; Number of LABs (Total = 5) ;
++------------------------------------+-----------------------------+
+; 1 Clock ; 4 ;
+; 1 Sync. clear ; 3 ;
+; 1 Sync. load ; 1 ;
++------------------------------------+-----------------------------+
+
+
++----------------------------------------------------------------------------+
+; LAB Signals Sourced ;
++----------------------------------------------+-----------------------------+
+; Number of Signals Sourced (Average = 16.00) ; Number of LABs (Total = 5) ;
++----------------------------------------------+-----------------------------+
+; 0 ; 0 ;
+; 1 ; 0 ;
+; 2 ; 0 ;
+; 3 ; 0 ;
+; 4 ; 0 ;
+; 5 ; 0 ;
+; 6 ; 0 ;
+; 7 ; 0 ;
+; 8 ; 0 ;
+; 9 ; 0 ;
+; 10 ; 1 ;
+; 11 ; 0 ;
+; 12 ; 1 ;
+; 13 ; 0 ;
+; 14 ; 0 ;
+; 15 ; 0 ;
+; 16 ; 0 ;
+; 17 ; 0 ;
+; 18 ; 0 ;
+; 19 ; 2 ;
+; 20 ; 1 ;
++----------------------------------------------+-----------------------------+
+
+
++-------------------------------------------------------------------------------+
+; LAB Signals Sourced Out ;
++-------------------------------------------------+-----------------------------+
+; Number of Signals Sourced Out (Average = 8.40) ; Number of LABs (Total = 5) ;
++-------------------------------------------------+-----------------------------+
+; 0 ; 0 ;
+; 1 ; 0 ;
+; 2 ; 0 ;
+; 3 ; 0 ;
+; 4 ; 0 ;
+; 5 ; 0 ;
+; 6 ; 3 ;
+; 7 ; 0 ;
+; 8 ; 1 ;
+; 9 ; 0 ;
+; 10 ; 0 ;
+; 11 ; 0 ;
+; 12 ; 0 ;
+; 13 ; 0 ;
+; 14 ; 0 ;
+; 15 ; 0 ;
+; 16 ; 1 ;
++-------------------------------------------------+-----------------------------+
+
+
++----------------------------------------------------------------------------+
+; LAB Distinct Inputs ;
++----------------------------------------------+-----------------------------+
+; Number of Distinct Inputs (Average = 10.00) ; Number of LABs (Total = 5) ;
++----------------------------------------------+-----------------------------+
+; 0 ; 0 ;
+; 1 ; 0 ;
+; 2 ; 0 ;
+; 3 ; 0 ;
+; 4 ; 0 ;
+; 5 ; 0 ;
+; 6 ; 1 ;
+; 7 ; 0 ;
+; 8 ; 0 ;
+; 9 ; 1 ;
+; 10 ; 1 ;
+; 11 ; 1 ;
+; 12 ; 0 ;
+; 13 ; 0 ;
+; 14 ; 1 ;
++----------------------------------------------+-----------------------------+
+
+
++-------------------------------------------------------------------------+
+; Fitter Device Options ;
++----------------------------------------------+--------------------------+
+; Option ; Setting ;
++----------------------------------------------+--------------------------+
+; Enable user-supplied start-up clock (CLKUSR) ; Off ;
+; Enable device-wide reset (DEV_CLRn) ; Off ;
+; Enable device-wide output enable (DEV_OE) ; Off ;
+; Enable INIT_DONE output ; Off ;
+; Configuration scheme ; Active Serial ;
+; Error detection CRC ; Off ;
+; nCEO ; As output driving ground ;
+; Reserve all unused pins ; As input tri-stated ;
+; Base pin-out file on sameframe device ; Off ;
++----------------------------------------------+--------------------------+
+
+
++-----------------+
+; Fitter Messages ;
++-----------------+
+Info: *******************************************************************
+Info: Running Quartus II Fitter
+ Info: Version 7.0 Build 33 02/05/2007 SJ Full Version
+ Info: Processing started: Mon Mar 30 19:52:45 2009
+Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off demo -c demo
+Info: Selected device EP2C35F484C6 for design "demo"
+Info: Implemented PLL "pll:inst1|altpll:altpll_component|pll" as Cyclone II PLL type
+ Info: Implementing clock multiplication of 4, clock division of 1, and phase shift of 0 degrees (0 ps) for pll:inst1|altpll:altpll_component|_clk0 port
+Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
+Info: Fitter is using the Classic Timing Analyzer
+Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements
+Info: The Fitter has identified 1 logical partitions of which 0 have a previous placement to use
+ Info: Previous placement does not exist for 92 of 92 atoms in partition Top
+Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
+ Info: Device EP2C15AF484C6 is compatible
+ Info: Device EP2C20F484C6 is compatible
+ Info: Device EP2C50F484C6 is compatible
+Info: Fitter converted 3 user pins into dedicated programming pins
+ Info: Pin ~ASDO~ is reserved at location C4
+ Info: Pin ~nCSO~ is reserved at location C3
+ Info: Pin ~LVDS150p/nCEO~ is reserved at location W20
+Info: Automatically promoted node pll:inst1|altpll:altpll_component|_clk0 (placed in counter C0 of PLL_1)
+ Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
+Info: Starting register packing
+Info: Finished register packing: elapsed time is 00:00:01
+ Extra Info: No registers were packed into other blocks
+Info: Fitter placement preparation operations beginning
+Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
+Info: Fitter placement operations beginning
+Info: Fitter placement was successful
+Info: Fitter placement operations ending: elapsed time is 00:00:00
+Info: Estimated most critical path is register to register delay of 6.881 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X57_Y31; Fanout = 3; REG Node = 'demo:inst|counter[3]'
+ Info: 2: + IC(0.914 ns) + CELL(0.414 ns) = 1.328 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|Add0~101'
+ Info: 3: + IC(0.000 ns) + CELL(0.410 ns) = 1.738 ns; Loc. = LAB_X55_Y31; Fanout = 3; COMB Node = 'demo:inst|Add0~102'
+ Info: 4: + IC(0.397 ns) + CELL(0.414 ns) = 2.549 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[3]~19'
+ Info: 5: + IC(0.000 ns) + CELL(0.071 ns) = 2.620 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[4]~21'
+ Info: 6: + IC(0.000 ns) + CELL(0.071 ns) = 2.691 ns; Loc. = LAB_X55_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[5]~23'
+ Info: 7: + IC(0.000 ns) + CELL(0.071 ns) = 2.762 ns; Loc. = LAB_X55_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[6]~25'
+ Info: 8: + IC(0.000 ns) + CELL(0.410 ns) = 3.172 ns; Loc. = LAB_X55_Y31; Fanout = 14; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_6_result_int[7]~26'
+ Info: 9: + IC(0.587 ns) + CELL(0.437 ns) = 4.196 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[49]~22'
+ Info: 10: + IC(0.397 ns) + CELL(0.414 ns) = 5.007 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[2]~21'
+ Info: 11: + IC(0.000 ns) + CELL(0.071 ns) = 5.078 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[3]~23'
+ Info: 12: + IC(0.000 ns) + CELL(0.071 ns) = 5.149 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[4]~25'
+ Info: 13: + IC(0.000 ns) + CELL(0.071 ns) = 5.220 ns; Loc. = LAB_X57_Y31; Fanout = 2; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[5]~27'
+ Info: 14: + IC(0.000 ns) + CELL(0.071 ns) = 5.291 ns; Loc. = LAB_X57_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[6]~29'
+ Info: 15: + IC(0.000 ns) + CELL(0.071 ns) = 5.362 ns; Loc. = LAB_X57_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[7]~31'
+ Info: 16: + IC(0.000 ns) + CELL(0.410 ns) = 5.772 ns; Loc. = LAB_X57_Y31; Fanout = 7; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|add_sub_7_result_int[8]~32'
+ Info: 17: + IC(0.875 ns) + CELL(0.150 ns) = 6.797 ns; Loc. = LAB_X55_Y31; Fanout = 1; COMB Node = 'demo:inst|lpm_divide:Mod0|lpm_divide_85m:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_00f:divider|StageOut[57]~636'
+ Info: 18: + IC(0.000 ns) + CELL(0.084 ns) = 6.881 ns; Loc. = LAB_X55_Y31; Fanout = 3; REG Node = 'demo:inst|counter[1]'
+ Info: Total cell delay = 3.711 ns ( 53.93 % )
+ Info: Total interconnect delay = 3.170 ns ( 46.07 % )
+Info: Fitter routing operations beginning
+Info: Average interconnect usage is 0% of the available device resources. Peak interconnect usage is 0%
+ Info: The peak interconnect region extends from location X22_Y12 to location X32_Y23
+Info: Fitter routing operations ending: elapsed time is 00:00:00
+Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
+ Info: Optimizations that may affect the design's routability were skipped
+ Info: Optimizations that may affect the design's timing were skipped
+Info: Started post-fitting delay annotation
+Warning: Found 8 output pins without output pin load capacitance assignment
+ Info: Pin "LEDS[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+ Info: Pin "LEDS[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
+Info: Delay annotation completed successfully
+Info: Quartus II Fitter was successful. 0 errors, 1 warning
+ Info: Processing ended: Mon Mar 30 19:52:59 2009
+ Info: Elapsed time: 00:00:14
+
+
++----------------------------+
+; Fitter Suppressed Messages ;
++----------------------------+
+The suppressed messages can be found in /homes/lechner/Lehre/SS09/HW-Modelling/VO_2009/designflow_presentation/quartus/demo.fit.smsg.
+
+
projects / hwmod.git / blobdiff