review: finale version

makefile: more fun with quartus

makefile: quartus haut doch hin unter mein linux *freu* ;)

folien: verifikation und kleine anpassung am Makefile fuer "hwmodskel" release
http://www.informatik-forum.at/showthread.php?79870-hwmodskel

review: bbcode und kleinere anpassnungen

bitte textwidth=80 verwende, sonst schauts in myTI scheisse aus...

weitere kommentare im review

TODOs und kleine anpassungen bei TBs fuer die ALU

review: designspec.txt

review: hwmodspec.txt

Veraenderungen an den reviews.

Ich habe mal meinen senf zu den reviews dazu gegeben. Ich denke die gehoeren noch ueberarbeitet aber sie sollen zumindest mal erlauben einen groben ueberblick meiner gedanken zu bringen. die zeilen werden noch in die passenden kategorien gebracht.

quartusskripte: angepasst fuer webedition und tilab (weil die webedition das fpga vom labor nicht unterstuetzt)

alu/entity: interface angepasst.

laut lva-leitung soll man keine enums im interface verwenden.

makefile: verbessert

kleines Howto:
o beh-sim wird so aufgerufen: beh_$(FILE)
- Fuehrt beh-sim fuer $(FILE) aus. Dafuer muss beh_$(FILE)_tb.vhd und beh_$(FILE)_tb.do
  existieren.
- Instanzname der tb_entity muss immer "sim" sein.
- Instanzname der instanzierten Komponente muss immer "inst" sein.
- Files die kompiliert werden sollen, muessen in $(BEH_IFILES) angegeben werden (Achtung: keine
  Testbenches angeben!)

o post-sim wird aehnlich aufgerufen: post_$(FILE)
- hier ist zu beachten, dass das entsprechende VHO bzw. SDO File von Quartus schon generiert
  wurde (per ~hwmod/quartus/windows.cmd projekt erstellen, mit Quartus dann die Projektdatei
  oeffnen und alles builden)
- Instanzname der tb_entity muss immer "sim" sein.
- Instanzname der instanzierten Komponente muss immer "inst" sein.
- koennte noch sein dass hier noch etwas angepasst werden muss
- Files die kompiliert werden sollen, muessen in $(POST_IFILES) angegeben werden. Im
  Allgemeinen werden das globale Definitionen sein (z.b. fuer Typen, Konstanten, etc. die fuer
  die Testbenches benoetigt werden), da die sich zu simulierenden Instanzen im VHO-File
  befinden. (Achtung: keine Testbenches angeben!)

Beispiele:
$ make beh_alu
$ make post_alu
$ make clean #loescht alle simulationsdateien

post sim: simulation verhaelt sich leider nicht wie gewuenscht

nachdem ich schon den ganzen nachmittag verschissen hab, die postlayout simulation zum laufen zu
kriegen, hier mal eine zusammenfassung meiner erkenntnisse:

* quartus erstellt simulationsdaten (wenn das tcl-skript verwendet wird) fuer modelsim im
  verzeichnis ~hwmod/quartus/calc/simulation/modelsim
* modelsim starten
* change directory (z.b. ~hwmod/sim/post)
* File -> New -> Lib
* Compile -> Compile und folgende files kompilieren
o ~hwmod/quartus/calc/simulation/modelsim/calc.vho
o ~hwmod/src/gen_pkg.vhd
o ~hwmod/src/alu_tb_post.vhd
* Simulate -> Start Simulation
o in den tab "SDF" wechseln und die datei ~hwmod/quartus/calc/simulation/modelsim/calc_vhd.sdo
  waehlen und in das feld "apply to region" "/bla" eingeben ("bla" ist dabei die instanz in der
  testbench)
o nun unter dem tab "Design" work -> alu_tb -> sim und die testbench waehlen und die simulation
  starten

das groesste problem war dabei, dass die entity in der calc.vho zu folgende wird:
> ENTITY  alu IS
> PORT (
>  sys_clk : IN std_logic;
>  sys_res_n : IN std_logic;
>  \opcode.NOP\ : IN std_logic;
>  \opcode.SUB\ : IN std_logic;
>  \opcode.ADD\ : IN std_logic;
>  \opcode.MUL\ : IN std_logic;
>  \opcode.DIV\ : IN std_logic;
>  \opcode.DONE\ : IN std_logic;
>  op1 : IN std_logic_vector(31 DOWNTO 0);
>  op2 : IN std_logic_vector(31 DOWNTO 0);
>  op3 : OUT std_logic_vector(31 DOWNTO 0);
>  do_calc : IN std_logic;
>  calc_done : OUT std_logic
>  );
> END alu;

statt wie original:
> package gen_pkg is
>         type alu_ops is (NOP, SUB, ADD, MUL, DIV, DONE);
>         constant CBITS : integer := 32;
>         subtype csigned is signed((CBITS-1) downto 0);
> end package gen_pkg;
>
> entity alu is
>         port
>         (
>                 sys_clk : in std_logic;
>                 sys_res_n : in std_logic;
>                 opcode : in alu_ops;
>                 op1 : in csigned;
>                 op2 : in csigned;
>                 op3 : out csigned;
>                 do_calc : in std_logic;
>                 calc_done : out std_logic
>         );
> end entity alu;

das hat die folge dass man die testbench der beh-sim nicht verwenden kann UND dass ein ewig lange
fehlerliste kommt, wodurch es schwer war, festzustellen worin die fehlerursache ueberhaupt nun liegt.

es ist auch nicht besonders praktisch wie sich die entity defintion entartet... trotzdem hab ich mal
die testbench der beh-sim dafuer angepasst. die simulation dazu verhaelt sich leider nicht
gewuenscht, und ich hab im moment auch keine ahnung woran das liegen koennte :/

review: zwei pdfs geaddet und textdateien angelegt zum gemeinsamen ausfuellen ;)

alu/div: weniger code und weniger logic elements

4% (423/10570) logic elements @ 81.59MHz, klingt schon mal besser :)

alu/sync: warum hat sich da keiner der beiden tools aufgeregt? wird das nicht sonst ein latch?

alu/div: dision in hardwaregerechte art und weise

... trotzdem sind knappe 25% der logic elemente im quartus belegt :(
(zwar fuer ein kleineres fpga, aber das im tilab hat afaik 'nur' doppelt so viele)
immerhin laeuft das design mit 65.70MHz (33MHz muessen wir schaffen), klingt aber auch nicht so toll :/

quartus skript fuer linux:
... auch wenns inzwischen nix bringt (eventuell im tilab)

quartus fuer windows:
o cmd starten und windows.cmd ausfuehren
o ins erstellte projekt verzeichnis (quartus/calc) und calc.qpf (quartus projektfile) oeffnen

calc: fake top entity fuer synthese und ACHTUNG:

die quartus version fuer linux scheint unbrauchbar zu sein.
der build prozess bricht mit der meldung:
"Error: Current module quartus_map ended unexpectedly"
ab. das passiert leider auch mit dem demo projekt der lva leitung,
duerfte also nicht am code liegen... in der windows version geht
beides problemlos :/
d.h. ich passe mal das skript fuer die windows version... wird wohl
nix anderes uebrig bleiben als es nativ oder virtuell laufen zu lassen :(

ABER: da ich nicht viel ueber den fehler per google gefunden habe, koennte
es auch ein problem mit meinem lokalen system sein.

uebrigens: die linux version im tilab ist eine kostenpflichtige version
(mit der es dann wahrscheinlich auch funktionieren wird).

alu: fix fuer synthese

spec/alu: extriges register fuer ergebnis

die alte loesung wuerde zwar auch funktionieren, wuerde aber "mehr" programmieraufwand bedeuten, da
bei dieser variante zwei treiber existieren (z.b. muesste der parser vorher op2 auf Z setzen, sodass
es beim schreiben vom modul ALU keine konflikte gibt).

doc: modelsim handbuecher

alu: bessere testbench
alu: interne struktur leicht veraendert. ack signal wieder entfernt (doch nicht noetig)

alu: besseres geruest

calc_done geht leider nicht als inout, das hat leider nicht wirklich hin weil sich dann modelsim
aufregt, es seien zwei treiber vorhanden. deshalb gibt es nun ein ack-signal aka. "ack"

selbes problem fuer op2 (man braucht jetzt einen drittes register fuer das ergebnis).

mal schauen ob das doch irgendwie geht... (std_logic vs std_ulogic hab ich noch nicht ganz
durchschaut)

doc: Digital Logic & Microprocessor Design With VHDL - Hwang.pdf und eine erklaerung wie binaere division funktioniert

spec: makefile fix und todo geloescht

makefile fuer behsim

* vsim, vcom, usw. muessen in $PATH sein (ueberlichweise ist das
  /opt/altera9.1/modelsim_ase/linux/).

* in IFILES gehoeren alle namen der vhdl dateien rein die kompiliert werden sollen, dabei ist die
  reihenfolge ausschlaggebend.

* "make behsim" bzw. "make" kompiliert alle dateien die noetig sind. beim ersten aufruf bzw. nach
  "make clean" werden libraries und mapping der libray automatisch vorgenommen. als directory wird
  hierfuer ~hwmod/sim/beh verwendet (und wird nicht versioniert).

* "make startms" startet modelsim mit der behsim. modelsim muss aber nicht neugestartet werden
  falls sourcefiles aktualisiert werden, sondern es reicht ein "make behsim" bzw. "make" im
  ~hwmod/src verzeichnis und dann ein "restart -f" in der konsole von modelsim selbst.

* im moment wird noch ein do file fuer die simulation der ALU beim aufruf von vsim uebergeben. das
  is leider noch nicht sehr generisch und wird zu zeiten angepasst.

* das ganze duerfte auch im TILAB lauffaehig sein.

spec env: pdfs und pngs werden nicht mehr ins repo gepusht sondern vom Makefile generiert [1]

@alexander: ich hoffe das passt bei dir.

[1]: fabian hatte zum groessten teil windows im betrieb und pstricks zeugs nicht installiert.

Revert "windows und so"
This reverts commit a16e4c9e5eddb4ef32dbc34579dcaa002ddba3ce.

Revert "don't ignore pdf's and push them"
This reverts commit 816112a0af2d06eb76d657275b2c541994d25b2d.

speck: weil wingit das so will :/

alu: erster (schlechter) versuch -- sim haut auch halbwegs hin

spass und so

testfaelle

HAHA speck!!!1111

:p

neue folien

debouncing example

spec: dies und das

sm: rs232

sm: rs232 gemovt

sm: rs232 receive

sm: display

ein paar kleinere fixes

modifizierter fabb patch

sm: display prep

statemachine: pc-komm

sections ein wenig herumgebastelt...

... ist angenehmer wenn man die interfaces auch im index hat!

statemachine: alu (nix aufregendes)

don't panic: nur in der reihenfolge herumgewurschtelt

detailed desc: history

tabellen: display und pc-komm

ausserdem TODO geupdatet

tabellen: history, parser und alu

tabellen: PS/2 und RS232

tabellen vorlage

\THEAD bekommt zwei parameter und macht header
\TEND schliesst Tabelle ab
\ZE macht zeilenumbruch + \hline

landscape

doc: cooles ebook

statemachine: parser, whitespace fix

statemachine: parser

ich habs mir in C nachprogrammiert, zumindest rechnerisch passt es.
visuell ist es irgendwie nicht so toll... :(

sequenzdiagramme gehen so recht und schlecht in dia.
achja: wenn man die dia files nicht komprimiert, sind es versionierbare klartext xml files.

statemachine: parser und noch ein paar kleiner fixes

@ALU:
syntax: <opcode, operand1, operand2>
wobei operand2 gleichzeitig der output ist (AT&T style \o/)
ausserdem ist ein enum praktisch fuer opcodes (haben wir heute in
der VO gelernt)

statemachine: scanner

todo: ein paar reqs fehlen imho noch

todo

anonymize

one goes in, one goes out

Merge branch 'master' of wien.tomnetworks.com:hwmod

ports, direction yet missing

don't ignore pdf's and push them

Merge branch 'master' of wien.tomnetworks.com:hwmod

behaviour in progress

more docs
"""
Hallo,

wir haben heute den VHDL-Source für die bereitgestellten IP-Cores auf die LVA-Webseite gestellt. Die Sourcen sind unter folgendem Link downloadbar:

http://ti.tuwien.ac.at/ecs/teaching/courses/hwmod/HwModeling/ipcores-source.zip

Da es ja jetzt bald mit der VHDL-Implementierung losgeht, haben wir auch noch zwei zusätzliche VHDL-Referenzen verlinkt:

Eine VHDL Syntax-Referenz sowie eine kurze Zusammenfassung der Funktionen und Typen der gängigen IEEE-Packages (std_logic_1164, numeric_std). Diese beiden Dokumente sind sehr kompakt und eignen sich daher sehr gut zum Nachschlagen. Hinweis: Das zweite Dokument beschreibt auch die proprietären Packages von Synopsys und Mentor. Diese Packages sind aber nicht standardisiert und sollten daher nicht verwendet werden! Hier die Links:

http://vega.unitbv.ro/~nicula/asd/resources/vhdl_ref.pdf
http://vega.unitbv.ro/~nicula/asd/resources/1164pkg.pdf

Nicht vergessen: Die Abgabe-Deadline für die erste Version des Spezifikations-Dokumentes ist am Freitag, dem 26.3. Bitte für den Review-Prozess die Namen der Autoren bzw. die Gruppennummer auf der Titelseite weglassen.

lg
Jakob
"""

requirements enough?

pstricks: kleines beispiel vom herrn perner und makefile spass von mir

schaut ganz nett aus...

slides renaming

arch simplify

compilefix und png geaddet

windows und so

Merge branch 'master' of wien.tomnetworks.com:hwmod

wok flow

makefile fun

latex math typo

new arch

architekturüberlegungen

some not-yet-really-creative stuff

spec: brainspam

already in 'doc/folien'

one place for all my love

you know what i mean?

some latex experiments.
if you don't like the titlepage having page number 0, ok...

wonderfully

doc: die schon praesentierten folien hinzugefuegt

warum nicht gleich alle? auf der lva seite steht:
"Achtung: Die Folien können sich noch geringfügig im Laufe des Semsters ändern!"

spec: vorlage

doc: von lva seite