gesamt: parser ins historymodul eingebaut und es geht, YEAH! :)

quartus spuckt folgende werte fuer das design aus:
logic elements: 2988
dsp block 9-bit elements: 8/48
ueber max_freq aeussert sich quartus nicht (ich frag mich grad warum...
vielleicht liegts an der web-edition)

zitat aus einer mail vom jakob (bezueglich logic elements):
Bei den Logic Elements halten wir folgende Grenzen für sinnvoll:

< 3000 sehr gut
3000-5000 ok
5000-9000 geht so
> 9000 nicht ok

history/display: nach d_new_result = '1' werden die naechsten 70 bytes vom display
angefordert um das ergebnis auszulesen. momentan wird jedes byte im speicher mit
dem zeichen 'A' initialisiert und daher werden nach dem druecken von ENTER
70x'A' ausgegeben. Naechster Schritt: parser einbauen :)

spartan3e: reset-button

history: maximal 70 zeichen eingabe

history/display: backspace logic

spec: statemachines als pdf... auch wenns weh tut, sry :/

... ich brachte es zwar zum kompilieren im tilab, aber es war ned das was es
sein sollte :(

display/history: unnoetiges weg, kthx

spartan3e: skript fuer non-prom-programming

history: testbench mit scanner und display instanz erweitert

display: arbeitet endlich wie gewuenscht

added initial uart_rx files, not exaustively tested though.

initial uart_rx

think it works - compiles, but cannot simulate

initial counter working

display/history: komisches init verhalten

ausserdem sollen vorerst nur 71byte ram verwendet werden.

scanner: es gibt key_pressed und key_released -- bei beiden wird das zeichen gesendet

... das erklaert warum die zeichen doppelt angezeigt wurden :) nun wird es nur
noch nach key-released akzeptiert, das macht die ganze logik sogar noch etwas
einfacher

display/history: robuster, trotzdem funktioniert es noch nicht so wie ich moechte

display: nicht jede zeile neu... ausserdem vorerst fixe werte im ram

spartan3e: reset sollte man mindestens mit high verbinden - geht jetzt :)

ausserdem: das dcm (ist gleich pll in xilinx-sprache) modul hat anscheind auch
nicht ganz gepasst. da die clk-source aber eh 50MHz sind und 25MHz fuer das
vga-modul benoetigt werden, ist das einfach in einem taktteiler zu realisieren

spartan3e: init

... tut sich leider noch nix am board

display: ein paar fixes... aber es passt trotzdem noch nicht

... nach jedem tastendruck wird der *komplette* eingabe string nochmal
ausgegeben und ich checks einfach nicht warum :/

ausserdem werden die zeichen doppelt uebernommen (ausgenommen das erste
zeichen).

schluss fuer heute.

display: nul-byte schreiben ist boese. gehoert noch schoener gefixt

display: rechtzeitig wieder COMMAND_NOP anlegen

hstring: length fix

display: x"000000" ist schwarz... aber mit x"ffffff" gehts!
also es wird immerhin was angezeigt :)

scanner: argh... es kommen ja scancodes rein und keine asciicodes!

top-level/pll: pinmapping fixed und pll angepasst

history: simple implementierung + testbench

auf ins tilab \o/

display: quartus warning fix

display: simple implementierung + testbench

history: ram modul hinzugefuegt

top-level: weiteres portmapping fuer minimalsetup

top-level: ansatz fuer minimales setup inkl. geruest fuer history- und displaymodul und einer pll (kopiert von der didelu)

make: kompiliere auch files in unterordner

vga/ps/2: ip-core hinzugefuegt

todo/implemtierung: update

quartus: nur noch ein tcl skript...

scanner: hoffentlich passen meinen annahmen ueber das ps/2 modul

parser: you didn't see this

parser: alu als eigene instanz im parser

parser: / und mod in hardware

alu: rest wird auch uebernommen, geht aber nur fuer positive paare. TB fuer postlayout wurde nicht angepasst

parser: fehlermeldungen

TODO: *, / und mod noch durch ALU ersetzen (ALU muss dazu noch erweitert
werden). durch error flag der ALU kann noch overflow fehlermeldung eingebaut
werden (fuer die berechnung von z_int).

parser: vorzeichen werden nun auch beachtet

parser: whitespaces ignorieren

parser: vereinfachungen und kleinere verbesserungen

parser: ausdruecke werden erfolgreich geparst, einschraenkungen:
o keine negative zahlen
o keine leerzeichen
o kein errorhandling
o division und modulo gehoeren noch ersetzt

ausserdem: bugfix in der alu (division hat nicht ganz gepasst bei negativen
zahlen)

alu: error flag setzen bei overflow/underflow bzw. bei division durch 0

parser: ausdruecke wie "x+y+z" koennen schon ausgewertet werden

parser: erste gehversuche. im moment wird die eingabe einfach zurueckgegeben zur testbench

spec: signale ein wenig umbenannt; layout angepasst

spec: weitere anpassungen bei der schnittstellenbeschreibung

spec: low aktiv fuer reset und btnA

spec: errorflag fuer ALU

spec: ein paar rechtschreibfehler

das ist zum diff schauen ganz praktisch ;)
$ cat >> ~/.gitconfig
[alias]
wdiff = diff --color-words

spec: name und so angepasst. @alex: BITTE KENNZAHL PRUEFEN!

spec: weitere mini-fixes

docs: yet another ip-cores update und ein dokument das binary to BCD konvertierung beschreibt

... ist angeblich ganz nuetzlich bei signed -> ASCII und vice versa.

spec: schauen die tabellen so besser aus?

spec: kleinere anpassungen

gepatchte ipcores der LVA

tb/alu: ueberpruefe ob wirklich alle testfaelle erfolgreich waren

alu: postsim geht jetzt zwar, trotzdem haufweise warnings...

"** Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, the result will be 'X'(es)."

5451mal...

alu: syntactic sugar

get(reviews): irgendwie lustig wie unterschiedlich die reviews ausgefallen sind! *g*

makefile: bessere abhaengigkeiten fuer quartus-target

review: finale version

makefile: more fun with quartus

makefile: quartus haut doch hin unter mein linux *freu* ;)

folien: verifikation und kleine anpassung am Makefile fuer "hwmodskel" release
http://www.informatik-forum.at/showthread.php?79870-hwmodskel

review: bbcode und kleinere anpassnungen

bitte textwidth=80 verwende, sonst schauts in myTI scheisse aus...

weitere kommentare im review

TODOs und kleine anpassungen bei TBs fuer die ALU

review: designspec.txt

review: hwmodspec.txt

Veraenderungen an den reviews.

Ich habe mal meinen senf zu den reviews dazu gegeben. Ich denke die gehoeren noch ueberarbeitet aber sie sollen zumindest mal erlauben einen groben ueberblick meiner gedanken zu bringen. die zeilen werden noch in die passenden kategorien gebracht.

quartusskripte: angepasst fuer webedition und tilab (weil die webedition das fpga vom labor nicht unterstuetzt)

alu/entity: interface angepasst.

laut lva-leitung soll man keine enums im interface verwenden.

makefile: verbessert

kleines Howto:
o beh-sim wird so aufgerufen: beh_$(FILE)
- Fuehrt beh-sim fuer $(FILE) aus. Dafuer muss beh_$(FILE)_tb.vhd und beh_$(FILE)_tb.do
  existieren.
- Instanzname der tb_entity muss immer "sim" sein.
- Instanzname der instanzierten Komponente muss immer "inst" sein.
- Files die kompiliert werden sollen, muessen in $(BEH_IFILES) angegeben werden (Achtung: keine
  Testbenches angeben!)

o post-sim wird aehnlich aufgerufen: post_$(FILE)
- hier ist zu beachten, dass das entsprechende VHO bzw. SDO File von Quartus schon generiert
  wurde (per ~hwmod/quartus/windows.cmd projekt erstellen, mit Quartus dann die Projektdatei
  oeffnen und alles builden)
- Instanzname der tb_entity muss immer "sim" sein.
- Instanzname der instanzierten Komponente muss immer "inst" sein.
- koennte noch sein dass hier noch etwas angepasst werden muss
- Files die kompiliert werden sollen, muessen in $(POST_IFILES) angegeben werden. Im
  Allgemeinen werden das globale Definitionen sein (z.b. fuer Typen, Konstanten, etc. die fuer
  die Testbenches benoetigt werden), da die sich zu simulierenden Instanzen im VHO-File
  befinden. (Achtung: keine Testbenches angeben!)

Beispiele:
$ make beh_alu
$ make post_alu
$ make clean #loescht alle simulationsdateien

post sim: simulation verhaelt sich leider nicht wie gewuenscht

nachdem ich schon den ganzen nachmittag verschissen hab, die postlayout simulation zum laufen zu
kriegen, hier mal eine zusammenfassung meiner erkenntnisse:

* quartus erstellt simulationsdaten (wenn das tcl-skript verwendet wird) fuer modelsim im
  verzeichnis ~hwmod/quartus/calc/simulation/modelsim
* modelsim starten
* change directory (z.b. ~hwmod/sim/post)
* File -> New -> Lib
* Compile -> Compile und folgende files kompilieren
o ~hwmod/quartus/calc/simulation/modelsim/calc.vho
o ~hwmod/src/gen_pkg.vhd
o ~hwmod/src/alu_tb_post.vhd
* Simulate -> Start Simulation
o in den tab "SDF" wechseln und die datei ~hwmod/quartus/calc/simulation/modelsim/calc_vhd.sdo
  waehlen und in das feld "apply to region" "/bla" eingeben ("bla" ist dabei die instanz in der
  testbench)
o nun unter dem tab "Design" work -> alu_tb -> sim und die testbench waehlen und die simulation
  starten

das groesste problem war dabei, dass die entity in der calc.vho zu folgende wird:
> ENTITY  alu IS
> PORT (
>  sys_clk : IN std_logic;
>  sys_res_n : IN std_logic;
>  \opcode.NOP\ : IN std_logic;
>  \opcode.SUB\ : IN std_logic;
>  \opcode.ADD\ : IN std_logic;
>  \opcode.MUL\ : IN std_logic;
>  \opcode.DIV\ : IN std_logic;
>  \opcode.DONE\ : IN std_logic;
>  op1 : IN std_logic_vector(31 DOWNTO 0);
>  op2 : IN std_logic_vector(31 DOWNTO 0);
>  op3 : OUT std_logic_vector(31 DOWNTO 0);
>  do_calc : IN std_logic;
>  calc_done : OUT std_logic
>  );
> END alu;

statt wie original:
> package gen_pkg is
>         type alu_ops is (NOP, SUB, ADD, MUL, DIV, DONE);
>         constant CBITS : integer := 32;
>         subtype csigned is signed((CBITS-1) downto 0);
> end package gen_pkg;
>
> entity alu is
>         port
>         (
>                 sys_clk : in std_logic;
>                 sys_res_n : in std_logic;
>                 opcode : in alu_ops;
>                 op1 : in csigned;
>                 op2 : in csigned;
>                 op3 : out csigned;
>                 do_calc : in std_logic;
>                 calc_done : out std_logic
>         );
> end entity alu;

das hat die folge dass man die testbench der beh-sim nicht verwenden kann UND dass ein ewig lange
fehlerliste kommt, wodurch es schwer war, festzustellen worin die fehlerursache ueberhaupt nun liegt.

es ist auch nicht besonders praktisch wie sich die entity defintion entartet... trotzdem hab ich mal
die testbench der beh-sim dafuer angepasst. die simulation dazu verhaelt sich leider nicht
gewuenscht, und ich hab im moment auch keine ahnung woran das liegen koennte :/

review: zwei pdfs geaddet und textdateien angelegt zum gemeinsamen ausfuellen ;)

alu/div: weniger code und weniger logic elements

4% (423/10570) logic elements @ 81.59MHz, klingt schon mal besser :)

alu/sync: warum hat sich da keiner der beiden tools aufgeregt? wird das nicht sonst ein latch?

alu/div: dision in hardwaregerechte art und weise

... trotzdem sind knappe 25% der logic elemente im quartus belegt :(
(zwar fuer ein kleineres fpga, aber das im tilab hat afaik 'nur' doppelt so viele)
immerhin laeuft das design mit 65.70MHz (33MHz muessen wir schaffen), klingt aber auch nicht so toll :/

quartus skript fuer linux:
... auch wenns inzwischen nix bringt (eventuell im tilab)

quartus fuer windows:
o cmd starten und windows.cmd ausfuehren
o ins erstellte projekt verzeichnis (quartus/calc) und calc.qpf (quartus projektfile) oeffnen

calc: fake top entity fuer synthese und ACHTUNG:

die quartus version fuer linux scheint unbrauchbar zu sein.
der build prozess bricht mit der meldung:
"Error: Current module quartus_map ended unexpectedly"
ab. das passiert leider auch mit dem demo projekt der lva leitung,
duerfte also nicht am code liegen... in der windows version geht
beides problemlos :/
d.h. ich passe mal das skript fuer die windows version... wird wohl
nix anderes uebrig bleiben als es nativ oder virtuell laufen zu lassen :(

ABER: da ich nicht viel ueber den fehler per google gefunden habe, koennte
es auch ein problem mit meinem lokalen system sein.

uebrigens: die linux version im tilab ist eine kostenpflichtige version
(mit der es dann wahrscheinlich auch funktionieren wird).

alu: fix fuer synthese

spec/alu: extriges register fuer ergebnis

die alte loesung wuerde zwar auch funktionieren, wuerde aber "mehr" programmieraufwand bedeuten, da
bei dieser variante zwei treiber existieren (z.b. muesste der parser vorher op2 auf Z setzen, sodass
es beim schreiben vom modul ALU keine konflikte gibt).

doc: modelsim handbuecher

alu: bessere testbench
alu: interne struktur leicht veraendert. ack signal wieder entfernt (doch nicht noetig)

alu: besseres geruest

calc_done geht leider nicht als inout, das hat leider nicht wirklich hin weil sich dann modelsim
aufregt, es seien zwei treiber vorhanden. deshalb gibt es nun ein ack-signal aka. "ack"

selbes problem fuer op2 (man braucht jetzt einen drittes register fuer das ergebnis).

mal schauen ob das doch irgendwie geht... (std_logic vs std_ulogic hab ich noch nicht ganz
durchschaut)

doc: Digital Logic & Microprocessor Design With VHDL - Hwang.pdf und eine erklaerung wie binaere division funktioniert

spec: makefile fix und todo geloescht

makefile fuer behsim

* vsim, vcom, usw. muessen in $PATH sein (ueberlichweise ist das
  /opt/altera9.1/modelsim_ase/linux/).

* in IFILES gehoeren alle namen der vhdl dateien rein die kompiliert werden sollen, dabei ist die
  reihenfolge ausschlaggebend.

* "make behsim" bzw. "make" kompiliert alle dateien die noetig sind. beim ersten aufruf bzw. nach
  "make clean" werden libraries und mapping der libray automatisch vorgenommen. als directory wird
  hierfuer ~hwmod/sim/beh verwendet (und wird nicht versioniert).

* "make startms" startet modelsim mit der behsim. modelsim muss aber nicht neugestartet werden
  falls sourcefiles aktualisiert werden, sondern es reicht ein "make behsim" bzw. "make" im
  ~hwmod/src verzeichnis und dann ein "restart -f" in der konsole von modelsim selbst.

* im moment wird noch ein do file fuer die simulation der ALU beim aufruf von vsim uebergeben. das
  is leider noch nicht sehr generisch und wird zu zeiten angepasst.

* das ganze duerfte auch im TILAB lauffaehig sein.

spec env: pdfs und pngs werden nicht mehr ins repo gepusht sondern vom Makefile generiert [1]

@alexander: ich hoffe das passt bei dir.

[1]: fabian hatte zum groessten teil windows im betrieb und pstricks zeugs nicht installiert.

Revert "windows und so"
This reverts commit a16e4c9e5eddb4ef32dbc34579dcaa002ddba3ce.

Revert "don't ignore pdf's and push them"
This reverts commit 816112a0af2d06eb76d657275b2c541994d25b2d.

speck: weil wingit das so will :/

alu: erster (schlechter) versuch -- sim haut auch halbwegs hin

spass und so

testfaelle