-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
- hernehmen
+- debounce fuer btnA -- einfach die debounce entity vom example hernehmen
-- vga:
- 1. zuerst einfache history implementierung machen. um folgenden aufbau zu
- realisieren:
- > ps2/ipcore <> scanner <> history_easy <> display <> vga/ipcore
- wenn dann quasi die eingabe bis zum vga durchgemappt werden kann schauts schon
- mal sehr gut aus...
-
- 2. parser einbauen
+- rs232/pc-kommunikation: RAM dumpen
- 3. display-modul komplett fertig machen (vorerst reicht es ja wenn das history
- modul nur die aktuelle eingabe und ergebnis abspeichert -- die daten werden ja
- eh nicht mehr vom display angefordert)
+- gen_pkg: unsigned fuer hspalte, hzeile
-- rs232/pc-kommunikation
- 1. schauen ob die eintraege der "einfachen" history gedumpt werden.
- 2. history komplett fertig stellen (da wir dann eine gute debug moeglichkeit
- haben)
-
-
-- history testen: wie? ich stell mir das irgendwie seeehr muehsam vor das so
- automatisiert wie z.b. parser, scanner und alu zu testen.
- idee?
+== low prio ==
+- logic elements eliminieren
+== jakob/thomas fragen ==
+- sram warning @ quartus
+- coverage fuer abgabe noetig?
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
+- wie detailiert muessen die screenshots der simulationen sein?
+- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
+ instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+- postlayout: geht im tilab nicht... reicht screenshot?
-- alu postlayout noch an die neue alu anpassen (... wenn das projekt final is),
- dass ma eine postlayoutsim bei der abgabe zum herzeigen haben
-== low prio ==
-- mehr testfaelle fuer alu/scanner/parser
-- parser refactor
-- logic elements eliminieren
+== FAQ =
+Q: wo sieht man f_max im quartus?
+A: in der project_gen.tcl die zeile
+ > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
+ entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
+ timing report ersichtlich sein.