-- debounce fuer btnA -- einfach die debounce entity vom example hernehmen
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- rs232/pc-kommunikation: RAM dumpen
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-- gen_pkg: unsigned fuer hspalte, hzeile
-
-== BUGS ==
-- warum ist in beh_history s_done und finished manchmal 'X'?
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+- fuer jede entity eine component definition machen und diese verwenden (in der
+ top-level entity und in den simulationen).
+ $ grep 'work.' *.vhd
+ sollte hilfreich sein.
== low prio ==
- logic elements eliminieren
== jakob/thomas fragen ==
-- sram warning @ quartus
-- coverage fuer abgabe noetig?
-- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
-- wie detailiert muessen die screenshots der simulationen sein?
+- sram warning @ quartus => duerfen wir ignorieren
+
+- coverage fuer abgabe noetig? => nein
+
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+ ahnung, wenns geht minimalbeispiel machen
+
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+ erkennen und erklaeren koennen dazu.
+
- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
-- postlayout: geht im tilab nicht... reicht screenshot?
+ => deprecated und man soll mindestens component definitionen fuer alle module
+ machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja