-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
- hernehmen
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-- rs232/pc-kommunikation: RAM dumpen
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-- uart rx oversampling, uart rx synchronizen (vlg. debouncing/sync*.vhd)
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-- postlayout: nochmal testen obs im tilab wirklich ned geht.
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+== low prio ==
+- logic elements eliminieren
-- gen_pkg: unsigned fuer hspalte, hzeile
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
-== BUGS ==
-- warum ist in beh_history s_done und finished manchmal 'X'?
+- coverage fuer abgabe noetig? => nein
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+ ahnung, wenns geht minimalbeispiel machen
-== low prio ==
-- logic elements eliminieren
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+ erkennen und erklaeren koennen dazu.
-== jakob/thomas fragen ==
-- sram warning @ quartus
-- coverage fuer abgabe noetig?
-- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
-- wie detailiert muessen die screenshots der simulationen sein?
- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+ => deprecated und man soll mindestens component definitionen fuer alle module
+ machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
+
== FAQ =