uart_rx: ein prozessmodell. spart weitere 3 logic elements :P

[hwmod.git] / src / TODO

diff --git a/src/TODO b/src/TODO
index e1a0f19be6714f0e262b89299f3a9fbc5ced5bbf..2c2e9179fe9b93298875d79dfb2d46acb6b790fd 100644 (file)
--- a/src/TODO
+++ b/src/TODO
@@ -1,26 +1,23 @@
-- debounce fuer btnA -- einfach die debounce entity vom example hernehmen
-
-
-- rs232/pc-kommunikation: RAM dumpen
-
+== low prio ==
+- logic elements eliminieren
 
-- gen_pkg: unsigned fuer hspalte, hzeile
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
 
-== BUGS ==
-- warum ist in beh_history s_done und finished manchmal 'X'?
+- coverage fuer abgabe noetig? => nein
 
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+  ahnung, wenns geht minimalbeispiel machen
 
-== low prio ==
-- logic elements eliminieren
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+  erkennen und erklaeren koennen dazu.
 
-== jakob/thomas fragen ==
-- sram warning @ quartus
-- coverage fuer abgabe noetig?
-- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j
-- wie detailiert muessen die screenshots der simulationen sein?
 - warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
   instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
-- postlayout: geht im tilab nicht... reicht screenshot?
+  => deprecated und man soll mindestens component definitionen fuer alle module
+  machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja