uart_rx: ein prozessmodell. spart weitere 3 logic elements :P

[hwmod.git] / src / TODO

diff --git a/src/TODO b/src/TODO
index 9b97722aad19829b0646237219568cf914e8a1de..2c2e9179fe9b93298875d79dfb2d46acb6b790fd 100644 (file)
--- a/src/TODO
+++ b/src/TODO
@@ -1,38 +1,29 @@
-- debounce fuer sys_res_n und btnA -- einfach die debounce entity vom example
-  hernehmen
-
-
-- vga: 
-  1. zuerst einfache history implementierung machen. um folgenden aufbau zu
-  realisieren:
-  >  ps2/ipcore <> scanner <> history_easy <> display <> vga/ipcore
-  wenn dann quasi die eingabe bis zum vga durchgemappt werden kann schauts schon
-  mal sehr gut aus...
-  
-  2. parser einbauen
-
-  3. display-modul komplett fertig machen (vorerst reicht es ja wenn das history
-  modul nur die aktuelle eingabe und ergebnis abspeichert -- die daten werden ja
-  eh nicht mehr vom display angefordert)
+== low prio ==
+- logic elements eliminieren
 
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
 
-- rs232/pc-kommunikation
-  1. schauen ob die eintraege der "einfachen" history gedumpt werden.
+- coverage fuer abgabe noetig? => nein
 
-  2. history komplett fertig stellen (da wir dann eine gute debug moeglichkeit
-  haben)
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+  ahnung, wenns geht minimalbeispiel machen
 
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+  erkennen und erklaeren koennen dazu.
 
-- history testen: wie? ich stell mir das irgendwie seeehr muehsam vor das so
-  automatisiert wie z.b. parser, scanner und alu zu testen.
-  idee?
+- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
+  instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+  => deprecated und man soll mindestens component definitionen fuer alle module
+  machen
 
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
 
-- alu postlayout noch an die neue alu anpassen (... wenn das projekt final is),
-  dass ma eine postlayoutsim bei der abgabe zum herzeigen haben
 
 
-== low prio ==
-- mehr testfaelle fuer alu/scanner/parser
-- parser refactor
-- logic elements eliminieren
+== FAQ =
+Q: wo sieht man f_max im quartus?
+A: in der project_gen.tcl die zeile 
+       > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
+   entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
+   timing report ersichtlich sein.