uart_rx: ein prozessmodell. spart weitere 3 logic elements :P

[hwmod.git] / src / TODO

diff --git a/src/TODO b/src/TODO
index 2d0b5265c4d4d3896a5608804a08e63e6fca92af..2c2e9179fe9b93298875d79dfb2d46acb6b790fd 100644 (file)
--- a/src/TODO
+++ b/src/TODO
@@ -1,3 +1,29 @@
-- einheitliche clock in den testbenches
-- "features" die in der vorlesung erwaehnt worden sind einbauen
-- alu postlayout fix (noch immer ein grosses fragezeichen was da nicht passt)
+== low prio ==
+- logic elements eliminieren
+
+== jakob/thomas fragen ==
+- sram warning @ quartus => duerfen wir ignorieren
+
+- coverage fuer abgabe noetig? => nein
+
+- bei -cover funktioniert 's' nicht, siehe http://pastebin.com/p8RwNk7j => keine
+  ahnung, wenns geht minimalbeispiel machen
+
+- wie detailiert muessen die screenshots der simulationen sein? => man soll was
+  erkennen und erklaeren koennen dazu.
+
+- warum ist auf seite 14 im foliensatz "VHDL_Architecture" "directly at
+  instantation" durchgestrichen? :/ (wird so ziemlich ueberall verwendet hier)
+  => deprecated und man soll mindestens component definitionen fuer alle module
+  machen
+
+- postlayout: geht im tilab nicht... reicht screenshot? => ja
+
+
+
+== FAQ =
+Q: wo sieht man f_max im quartus?
+A: in der project_gen.tcl die zeile 
+       > set_global_assignment -name FMAX_REQUIREMENT "33.33 MHz" -section_id sys_clk
+   entfernen und danach das quartus projekt neu erstellen. danach sollte fmax im
+   timing report ersichtlich sein.